[发明专利]一种半导体结构及其制备方法

说明书

本申请实施例涉及半导体领域，提供一种半导体结构及其制备方法，其中，半导体结构包括：基底，基底包括间隔排布的有源层以及位于相邻有源层之间的隔离结构，基底上具有依次堆叠设置的介质层和电连接层；第一掺杂导电层和第二掺杂导电层，第二掺杂导电层贯穿介质层以及电连接层，还位于基底内，第一掺杂导电层位于第二掺杂导电层侧壁以及底部，第一掺杂导电层内掺杂有第一掺杂离子，第二掺杂导电层内掺杂有第二掺杂离子，且第二掺杂离子的浓度大于第一掺杂离子的浓度。本申请实施例可以解决半导体结构中位线接触结构内部具有间隙的问题。

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)，DRAM的主要的作用原理是利用电容内存储电荷的数量来代表一个二进制比特(bit)是1还是0。DRAM结构通常包括晶体管和电容，其中，晶体管是以半导体材料为基础的单一元件，晶体管包括二极管、三极管、金属-氧化物半导体场效应晶体管等。

随着半导体结构尺寸的微缩，尤其是在关键尺寸小于20nm的动态随机存取存储器中，位线的结构稳定性直接决定了DRAM在电性方面的优良与否。

发明内容

本公开实施例提供一种半导体结构及其半导体结构的制备方法，至少有利于解决位线接触结构内部具有间隙的问题。

根据本公开一些实施例，本公开实施例一方面提供一种半导体的制备方法，包括：提供基底，所述基底包括间隔排布的有源层以及位于相邻所述有源层之间的隔离结构；在所述基底上形成依次堆叠的介质层以及电连接层；图形化所述电连接层、介质层以及所述基底，形成贯穿所述电连接层和介质层的凹槽，所述凹槽还位于所述基底内，且所述凹槽底部露出所述有源层；形成第一掺杂导电层，所述第一掺杂导电层位于所述凹槽的内壁以及底部，所述第一掺杂导电层内掺杂有第一掺杂离子；在所述第一掺杂导电层表面形成第二掺杂导电层，所述第二掺杂导电层填充所述凹槽，且所述第二掺杂导电层内掺杂有第二掺杂离子，所述第二掺杂离子的浓度大于所述第一掺杂离子的浓度。

在一些实施例中，在形成所述第一掺杂导电层的工艺步骤中，原位掺杂所述第一掺杂离子。

在一些实施例中，采用低压化学气相沉积工艺形成所述第一掺杂导电层；所述低压化学气相沉积工艺采用的源材料包括硅源气体以及第一掺杂源气体，所述第一掺杂源气体用于提供所述第一掺杂离子。

在一些实施例中，在形成所述第二掺杂导电层的工艺步骤中，原位掺杂所述第二掺杂离子。

在一些实施例中，采用低压化学气相沉积工艺形成所述第二掺杂导电层；所述低压化学气相沉积工艺采用的源材料包括硅源气体以及第二掺杂源气体，所述第二掺杂源气体用于提供所述第二掺杂离子。

在一些实施例中，所述第一掺杂离子与第二掺杂离子相同。

在一些实施例中，所述第一掺杂离子的浓度范围为7.5E20atoms/cm³～10E20atoms/cm³，所述第二掺杂离子的浓度范围为15E20atoms/cm³～25E20atoms/cm³。

在一些实施例中，形成所述第一掺杂导电层的工艺步骤包括：在所述凹槽内壁和底部以及所述电连接层上方形成连续的第一导电膜；刻蚀减薄所述第一导电膜，剩余的所述第一导电膜作为所述第一掺杂导电层。

在一些实施例中，形成所述第一导电膜和刻蚀所述第一导电膜在同一机台中进行。

在一些实施例中，形成所述第二掺杂导电层的工艺步骤包括：形成填充所述凹槽的第二导电膜，且所述第二导电膜还位于所述电连接层上方；刻蚀去除高于所述电连接层顶面的所述第二导电膜，剩余的所述第二导电膜作为所述第二掺杂导电层。