[发明专利]一种CPU与FPGA的数据传输动态监测方法及系统

权利要求书

1.一种CPU与FPGA的数据传输动态监测方法，其中，所述方法包括：

构建CPU与FPGA间的数据传输通道；

获得CPU端的第一数据包，且进行初始动态标记，获得第一动态标记；

基于所述数据传输通道，获得所述第一数据包传输至所述FPGA端的第二数据包；

设定FPGA端的数据回传应答规则；

根据所述数据回传应答规则，获得所述FPGA端对所述第二数据包的第一回传应答序号，且进行回传动态标记，获得第二动态标记；

将所述第一动态标记和所述第二动态标记上传至数据传输动态监测系统，获得动态监测结果，对所述CPU与所述FPGA的数据传输进行动态监测;

其中，所述设定FPGA端的数据回传应答规则，还包括：

获得第一专属应答包；

根据所述第一专属应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答；

获得第一附加应答包，其中，所述第一附加应答包包含于所述第一数据包；

根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答。

2.如权利要求1所述的方法，其中，所述方法还包括：

根据所述第一动态标记，获得第一数据传输速率和第一数据包信息；

根据所述第二动态标记，获得第二数据传输速率和第二数据包信息；

基于所述第一数据传输速率和所述第二数据传输速率，获得数据传输速率差值信息；

基于所述第一数据包信息，判断所述第二数据包信息是否存在丢包；

若所述第二数据包信息存在丢包，综合所述数据传输速率差值信息，生成第一动态监测结果。

3.如权利要求2所述的方法，其中，所述方法还包括：

获得所述CPU端的回传应答序号容纳阈值；

根据所述回传应答序号容纳阈值，预设数据传输速率响应规则；

根据所述数据传输速率响应规则和所述数据传输速率差值信息，反向预测所述CPU端的实时回传应答序号容值；

判断所述实时回传应答序号容值是否达到预设预警容值；

若所述实时回传应答序号容值达到所述预设预警容值，生成第一预警指令；

根据所述第一预警指令，对所述第一动态监测结果进行预警。

4.如权利要求3所述的方法，其中，所述根据所述回传应答序号容纳阈值，预设数据传输速率响应规则，还包括：

根据所述回传应答序号容纳阈值，获得一阶回传应答序号容值、二阶回传应答序号容值和三阶回传应答序号容值；

根据所述一阶回传应答序号容值和所述二阶回传应答序号容值，生成第一预设传输速率；

根据所述三阶回传应答序号容值，生成第二预设传输速率，其中，所述第二预设传输速率低于所述第一预设传输速率；

基于所述第一预设传输速率和所述第二预设传输速率，构建所述数据传输速率响应规则。

5.如权利要求4所述的方法，其中，所述方法还包括：

根据所述一阶回传应答序号容值，生成一阶传输速率；

根据所述二阶回传应答序号容值，生成二阶传输速率，其中，所述一阶传输速率和所述二阶传输速率均包含于所述第一预设传输速率，且所述一阶传输速率高于所述二阶传输速率；

对所述一阶传输速率进行标记，获得第一标记信息，其中，所述第一标记信息包括所述CPU端加载的序号池中的序号容值处于满足状态；

对所述二阶传输速率进行标记，获得第二标记信息，其中，所述第二标记信息包括所述CPU端加载的序号池中的序号容值处于半满足状态；

对所述第二预设传输速率进行标记，获得第三标记信息，其中，所述第三标记信息包括所述CPU端加载的序号池中的序号容值处于不满足状态，且生成所述第一预警指令。

6.如权利要求1所述的方法，所述根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答，之前还包括：

判断所述第二数据包与所述第一数据包是否保持一致；

若所述第二数据包与所述第一数据包保持一致，根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答。