[发明专利]一种CT探测器AD阵列同步采集方法

说明书

本发明公开了一种CT探测器AD阵列同步采集方法，包括SCK主时钟，所述SCK主时钟向外输出信号驱动AD阵列，所述SCK主时钟通过片内的PLL产生同频但不同相位的若干时钟，各通道用各自锁定的时钟对输入信号进行采集，将采集的数据进行时钟域穿越，统一到SCK主时钟域下进行后续处理。本发明能够自动找到每根输入数据线的采样窗口，降低基本制造和布局布线的限制，从而使得一片FPGA能驱动更多AD，不仅能降低成本，同时可以减少FPGA之间两两交互的信息，提高系统的稳定性。

技术领域

本发明涉及断层扫描医疗器械技术领域，更具体涉及一种CT探测器AD阵列同步采集方法。

背景技术

在适用于CT探测器的AD芯片中，有一类AD芯片的数据读出接口是SPI接口。一个SPI接口通常有4根信号线。在一个探测器中需要几百片同样的AD 组成整列。这些AD都需要FPGA对其进行控制和采集数据，如何用尽量少的 FPGA 控制更多的AD，不仅能降低成本，同时可以减少FPGA之间两两交互的信息，提高系统的稳定性。现有技术中有两种FPGA与AD阵列间硬件连接以处理该问题的方式，一种如图1中所示，每个AD芯片的管脚与FPGA的管脚一一对应，这样的好处是每个芯片的 SCK 和SDO 都是对应的，FPGA进行数据采集方便。例如FPGA产生的SCK1在上升沿处驱动AD#1 打出数据，FPGA用SCK1的下降沿进行采集即可，但此方案占用的FPGA管脚数较多，限制了一片FPGA驱动更多AD的能力。

另一种如图2的连接方式与图1相比，消耗的FPGA的管脚数大大降低，但由于FPGA.SCK 至AD#1.SCK 和至AD#n.SCK 的路径长短不一致（CS_N，SDI 信号同理），AD#1.SDO至FPGA. SDO1 和AD#n.SDO至 FPGA. SDOn 的路径长短不一致，这导致了所有的 FPGA 输入管脚SDO1，SDO2…SDOn对于同一个FPGA输出管脚SCK的延迟是不一致的，此时用同一个SCK对所有的输入数据进行采样可能会找不到合适的采样窗口，如图3所示。为了解决此问题现有的方法是，在电路板布线时要求上述所有连线等长，但这在实际操作中受限于电路板的空间布局布线上存在较大难度，从而限制了一片FPGA驱动更多AD的能力。

发明内容

针对现有技术的不足，本发明提供了一种CT探测器AD阵列同步采集方法，能够自动找到每根输入数据线的采样窗口，降低基本制造和布局布线的限制，从而使得一片FPGA能驱动更多AD，不仅能降低成本，同时可以减少FPGA之间两两交互的信息，提高系统的稳定性。

为实现上述目的，本发明提供了如下技术方案：一种CT探测器AD阵列同步采集方法，包括SCK主时钟，所述SCK主时钟向外输出信号驱动AD阵列，所述SCK主时钟通过片内的PLL 产生同频但不同相位的若干时钟，具体工作流程包括如下步骤，

（1）同步状态机启动，控制训练命令生成器利用 CS_N，SDI 向AD 阵列发送一条能够返回固定值的命令；

（2）此时各数据通道开始用SCK主时钟的 0°相位时钟开始采集数据，在规定时间内，收到返回信号的通道将采样时钟锁定在SCK主时钟的0°相位时钟；

（3）重复步骤（1）动作；

（4）此时在步骤（2）中未锁定采样时钟各数据通道开始用SCK主时钟的下一个相位时钟开始采集数据，在规定时间内，收到返回信号的通道将采样时钟锁定在SCK主时钟的对应的相位时钟；

（5）重复步骤（3）和（4）的动作，每次用不同相位的时钟对未多定采样时钟的通道进行采样，直至所用的数据通道的采样时钟全部锁定；

（6）待采样时钟全部锁定后，通知同步状态机，将停止训练命令生成器转而启动工作命令生成器，发送相应的AD 控制命令，控制器开始模数转换工作向外发出数据；

（7）各通道用各自锁定的时钟对输入信号进行采集，将采集的数据进行时钟域穿越，统一到SCK 主时钟域下进行后续处理。

进一步，所述SCK主时钟设置有八个以22.5°等间隔的相位时钟。