[发明专利]基于HLS的四级流水线处理器设计及验证方法、系统及设备

说明书

本发明涉及数字处理技术领域，提出一种基于HLS的四级流水线处理器设计及验证方法、系统及设备，包括：对预期的功能点和测试点进行分析，通过高层次语言构建四级流水线处理器模型；采用HLS工具将四级流水线处理器模型转为基于RTL的四级流水线处理器模型；将四级流水线处理器模型执行测试指令，通过UVM验证平台进行验证；当UVM验证平台输出错误结果时，对通过高层次语言构建的四级流水线处理器模型进行逐层分析及修正；否则完成四级流水线处理器设计及验证。本发明采用HLS工具对基于RISCV指令集的四级流水线处理器模型进行低层次语言的转换，并通过UVM验证平台进行验证，能够有效缩短了处理器开发和验证的时间周期。

技术领域

本发明涉及数字处理技术领域，更具体地，涉及一种基于HLS的四级流水线处理器设计及验证方法、系统及设备。

背景技术

由高级语言编写的程序，需要经过相应的某种编译器，根据相应的指令集架构翻译成能被相应的处理器实现所识别的指令。目前常见的处理器基本采用x86与ARM这两种指令集架构，但由于指令集过于复杂，且成本费用较高，免费开源的RISC-V指令集架构开始投入研发使用。RISC-V是基于精简指令集计算(RISC)原理建立的开放指令集架构(ISA)，与大多数ISA相反，RISC-V ISA可以免费地用于所有希望的设备中，允许任何人设计、制造和销售RISC-V芯片和软件。基于RISC-V指令集架构可以设计服务器CPU、家用电器CPU、工控CPU和用在比指头小的传感器中的CPU。

然而目前基于RISCV设计的CPU已有很多开源的实现，但大多都是用的RTL(Resistor Transistor Logic，寄存器传输级)代码来实现。而单独使用RTL代码来设计的CPU所耗的时间周期比较长，存在一定的局限性。

发明内容

本发明为克服上述现有技术中在单独使用RTL代码来设计的CPU所耗的时间周期比较长的缺陷，提供一种基于HLS(high-level synthesis，高层次综合)的四级流水线处理器设计及验证方法、系统及设备。

为解决上述技术问题，本发明的技术方案如下：

一种基于HLS的四级流水线处理器设计及验证方法，包括以下步骤：

S1、对预期的功能点和测试点进行分析，通过高层次语言构建基于RISCV指令集的四级流水线处理器模型；

S2、采用HLS工具将所述四级流水线处理器模型转为基于RTL的四级流水线处理器模型；

S3、将所述基于RTL的四级流水线处理器模型执行测试指令，通过UVM验证平台进行验证；

当UVM验证平台输出错误结果时，对通过高层次语言构建的四级流水线处理器模型进行逐层分析及修正后，跳转执行S2步骤；否则完成四级流水线处理器设计及验证。

作为优选方案，所述基于RISCV指令集的四级流水线处理器模型中包括四级流水操作，其中：

第一级流水操作：从存储器中读取指令或从接口读取指令；所述存储器中存储有需要执行的指令；

第二级流水操作：对读取的指令进行译码；

第三级流水操作：根据经过译码的指令的具体操作类型，将译码后的指令分配到不同的运算单元执行；

第四级流水操作：将经过运算单元执行的执行结果或者访问存储器读取的数据返回寄存器，或者通过接口发送；并跳转第一级流水操作。

作为优选方案，所述第一级流水操作中，还包括以下步骤：获取所读取的指令的PC值，当所述PC值在预设的读取范围内时，则从指令存储器中取出指令，否则从输入接口读取指令；所述PC值及读取的指令发送至所述第二级流水操作中进行译码。