[发明专利]提升电源抑制比的电源稳压芯片

说明书

本发明涉及一种LDO电路，尤其是一种提升电源抑制比的电源稳压芯片。按照本发明提供的技术方案，所述提升电源抑制比的电源稳压芯片，包括LDO电路本体，还包括与所述LDO电路本体适配连接的电源抑制比增强电路，所述电源抑制比增强电路的电源端与电源电压VDD连接，电源抑制比增强电路能产生并输出对电源电压VDD有抑制作用的内部电压VPP，所述电源抑制比增强电路所产生的内部电压VPP能提供LDO电路本体所需的工作电压。本发明能提升LDO电路的电源抑制比，确保LDO电路性能的稳定性与可靠性。

技术领域

本发明涉及一种LDO电路，尤其是一种提升电源抑制比的电源稳压芯片。

背景技术

如图1所示，为现有LDO(low dropout regulator)电路的电路原理图，其中，U1为主运算放大器，U2为基准电压源，P1为PMOS管，由主运算放大器U1向PMOS管P1的栅极端加载控制信号，电阻R1与电阻R2构成分压网络。

具体工作时，主运算放大器U1、基准电压源U2以及PMOS管P均是直接由芯片的VDD提供，通过实际测试发现电源端VDD的纹波干扰会通过主运算放大器U1和基准电压源U2作用到整个LDO电路的输出端，主运算放大器U1和基准电压源U2直接受VDD纹波影响越大，输出PSRR(电源抑制比)的指标性能就会越差。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种提升电源抑制比的电源稳压芯片，其能提升LDO电路的电源抑制比，确保LDO电路性能的稳定性与可靠性。

按照本发明提供的技术方案，所述提升电源抑制比的电源稳压芯片，包括LDO电路本体，还包括与所述LDO电路本体适配连接的电源抑制比增强电路，所述电源抑制比增强电路的电源端与电源电压VDD连接，电源抑制比增强电路能产生并输出对电源电压VDD有抑制作用的内部电压VPP，所述电源抑制比增强电路所产生的内部电压VPP能提供LDO电路本体所需的工作电压。

所述电源抑制比增强电路包括增强电路内运算放大器U3以及与所述增强电路内运算放大器U3适配的PMOS管P2，其中，增强电路内运算放大器U3的电源正端以及PMOS管P2的源极端均与电压电压VDD连接，增强电路内运算放大器U3的输出端与PMOS管P2的栅极端连接；

PMOS管P2的漏极端与电阻R3的一端以及LDO电路本体内主运算放大器U1的电源端以及基准电压源U2的电源端连接，电阻R3的另一端与电阻R4的一端以及增强电路内运算放大器U3的同相端连接，增强电路内运算放大器U3的反相端接基准电压源U2产生的基准参考电压VREF1。

还包括与电源抑制比增强电路以及LDO电路本体适配连接的欠压保护电路U4，欠压保护电路U4能对电源抑制比增强电路所输出的内部电压VPP与主运算放大器U1的最低工作电压进行比较，当内部电压VPP低于主运算放大器U1的最低工作电压时，通过欠压保护电路U4使得LDO电路本体处于关断停止工作状态。

所述欠压保护电路U4包括运算放大器U5以及与所述运算放大器U5的输出端连接的PMOS管P3，其中，运算放大器U5的输出端与PMOS管P3的栅极端连接，运算放大器U5的电源正端以及PMOS管P3的源极端均与电源电压VDD连接，PMOS管P3的漏极端与LDO电路本体内主运算放大器U1的输出端连接；

运算放大器U5的同相端与电阻R5的一端以及电阻R6的一端连接，电阻R6的另一端接地，电阻R5的另一端接收内部电压VPP；运算放大器U5的反相端接与主运算放大器U1最低工作电压相适配的基准参考电压VREF2。