[发明专利]可执行挖矿算法的集成电路

权利要求书

1.一种集成电路，其特征在于，所述集成电路包括：

第一内存芯片，其中所述第一内存芯片包括至少一个存储单元数组；以及

第一现场可程序化逻辑数组芯片，电性连接至所述第一内存芯片，其中所述第一现场可程序化逻辑数组芯片包括内存控制器以及存储单元数组管理电路，所述内存控制器输出用以存取所述第一内存芯片的存取命令信号至所述存储单元数组管理电路，以及所述存储单元数组管理电路依据所述存取命令信号发出至少一个管理信号至所述第一内存芯片。

2.根据权利要求1所述的集成电路，其特征在于，所述第一现场可程序化逻辑数组芯片经程序化以执行至少一种挖矿算法。

3.根据权利要求2所述的集成电路，其特征在于，所述第一现场可程序化逻辑数组芯片更包括：

至少一个算法模块，用来执行所述至少一种挖矿算法。

4.根据权利要求1所述的集成电路，其特征在于，所述至少一个存储单元数组包括多个记忆库，以及所述至少一个管理信号包括记忆库选择信号。

5.根据权利要求1所述的集成电路，其特征在于，所述至少一个管理信号包括至少一个行地址信号与至少一个列地址信号，以及所述存储单元数组管理电路包括：

逻辑控制电路，电性连接至所述内存控制器以接收在所述存取命令信号中的控制信号，用以解码所述控制信号而产生解码结果；

地址缓存器，电性连接至所述内存控制器以接收在所述存取命令信号中的存取地址信号；以及

存储单元数组选取电路，电性连接至所述地址缓存器以接收所述存取地址信号所对应的存取地址信息，其中所述存储单元数组选取电路依据所述逻辑控制电路的所述解码结果输出所述至少一个行地址信号。

6.根据权利要求1所述的集成电路，其特征在于，所述至少一个管理信号包括至少一个行地址信号与至少一个列地址信号，以及所述第一内存芯片更包括：

解码电路，电性连接至所述至少一个存储单元数组的至少一个字符线以及至少一个位线，用以解码所述存储单元数组管理电路输出的所述至少一个行地址信号与所述至少一个列地址信号以驱动所述至少一个字符线以及所述至少一个位线。

7.根据权利要求6所述的集成电路，其特征在于，所述解码电路包括：

至少一个行地址解码电路，电性连接至所述存储单元数组管理电路以接收所述至少一个行地址信号，用以解码所述至少一个行地址信号而驱动所述至少一个字符线；

至少一个列地址解码电路，电性连接至所述存储单元数组管理电路以接收所述至少一个列地址信号，用以解码所述至少一个列地址信号而产生至少一个列解码结果；以及

驱动电路，电性连接至所述至少一个列地址解码电路以接收所述列解码结果，用以依据所述列解码结果驱动所述至少一个位线。

8.根据权利要求7所述的集成电路，其特征在于，所述解码电路更包括：

输入输出电路，通过数据总线电性连接至所述内存控制器，以及电性连接至所述驱动电路，其中所述输入输出电路用来将所述数据总线的写入数据信号传送至所述驱动电路或是将所述驱动电路的读出数据信号传送至所述数据总线。

9.根据权利要求1所述的集成电路，其特征在于，所述第一内存芯片被形成于第一晶圆，所述第一现场可程序化逻辑数组芯片被形成于第二晶圆，以及所述第一晶圆藉由晶圆键合技术与所述第二晶圆接合。

10.根据权利要求9所述的集成电路，其特征在于，所述第一晶圆堆栈于封装基板上，以及所述第二晶圆堆栈于所述第一晶圆上。

11.根据权利要求10所述的集成电路，其特征在于，所述集成电路更包括：

第二内存芯片，形成于第三晶圆，其中所述第三晶圆堆栈于所述第二晶圆上。

12.根据权利要求9所述的集成电路，其特征在于，所述第二晶圆堆栈于封装基板上，以及所述第一晶圆堆栈于所述第二晶圆上。