[发明专利]一种三维异质集成的可编程阵列芯片结构和电子器件

说明书

本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程阵列芯片结构和电子器件。该可编程阵列芯片结构，包括：至少两个芯片；其中，至少两个芯片中任一芯片为FPGA芯片或含eFPGA模块的芯片；至少两个芯片层叠连接的层叠芯片结构中相邻设置的两个芯片之间均通过对应的三维异质集成键合结构互连；三维异质集成键合结构，包括：第一三维异质集成键合区域；第二三维异质集成键合区域，互连第一三维异质集成键合区域。本发明利用三维异质集成技术，实现了可编程阵列芯片结构中芯片之间以及封装内部短距离的层叠互连，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，进而提高了可编程阵列芯片结构的集成度。

技术领域

本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程阵列芯片结构和电子器件。

背景技术

近十年来现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)规模从几万逻辑单元(Logic Element，LE)发展到百万逻辑单元，然而FPGA与其它电路的互连，受封装限制，其逻辑单元的规模始终停留在一千左右，这大大限制FPGA规模性应用。

现有的SIP(System In a Package，系统级封装)和MCM(Multichip Module，多芯片模块)等封装工艺中，需要将芯片与其它电路绑定到基板(substrate)或硅中介层(interposer)上，通过硅通孔(Through Silicon Via，TSV)互连，形成2.5D封装，实现芯片与其它电路的规模性互连。

然而2.5D封装不能避免地采用孔、互连线和IO(Input-Output，输入输出)结构实现芯片间信号互连，因此，相较于芯片内集成(互连线距离可达十微米级别)，2.5D封装存在以下缺点：

1、2.5D封装的互连密度的明显较低(互连线距离通常为百微米至千微米级别)；

2、2.5D封装中，芯片间的互连线的连接物理分布参数较大，信号互连频率和功耗，均较芯片内集成有明显劣势；

3、2.5D封装中，需要额外的IO开销，进一步拉大了2.5D封装与芯片内集成的功耗和带宽差距。

可见，2.5D封装的上述不足，业已成为高速、大规模可编程数字计算/处理系统的性能瓶颈。

因此，如何提高可编程阵列芯片结构的集成度，是目前亟需解决的技术问题。

发明内容

本发明实施例通过提供一种三维异质集成的可编程阵列芯片结构和电子器件，以提高可编程阵列芯片结构的集成度。

为实现以上目的，本发明提供以下方案：

第一方面，本发明实施例提供了一种三维异质集成的可编程阵列芯片结构，所述可编程阵列芯片结构，包括：至少两个芯片；其中，所述至少两个芯片中任一芯片为FPGA芯片或含eFPGA模块的芯片；

所述至少两个芯片层叠连接为层叠芯片结构；

所述层叠芯片结构中相邻设置的两个芯片之间均通过对应的三维异质集成键合结构互连；

所述三维异质集成键合结构，包括：

第一三维异质集成键合区域，设置在所述两个芯片中的第一芯片的功能层中；

第二三维异质集成键合区域，设置在所述两个芯片中的第二芯片的功能层中，互连所述第一三维异质集成键合区域，且沿所述层叠芯片结构的层叠方向与所述第一三维异质集成键合区域具有重叠投影区域。

在一种可能的实施例中，若所述芯片为所述FPGA芯片，则所述芯片的功能层中还设有FPGA构造区域；其中，所述FPGA构造区域中设有第一可编程逻辑模块、第一嵌入式存储单元、第一嵌入式乘法单元和第一可编程用户模块中的一种或多种；