[发明专利]一种屏蔽栅MOSFET及制作方法

说明书

本申请公开了一种屏蔽栅MOSFET及制作方法，屏蔽栅MOSFET包括第一导电类型的漂移区、位于漂移区的顶部的沟槽以及位于沟槽的两侧的第二导电类型的体区；沟槽内设有栅极和屏蔽栅，栅极位于屏蔽栅的上方，体区的顶部靠近栅极的一侧设有第一导电类型的第一掺杂区；第一掺杂区的顶面设有源极，体区连接源极；屏蔽栅连接源极；栅极与第一掺杂区之间设有第一氧化层，栅极与体区之间设有栅氧化层，屏蔽栅与沟槽的内壁之间设有第二氧化层，栅极与屏蔽栅之间设有第三氧化层，其中，第一氧化层的厚度大于栅氧化层的厚度。该屏蔽栅MOSFET在降低了栅漏电容的同时，降低了栅源电容，提高了屏蔽栅MOSFET响应速度。

技术领域

本申请涉及半导体器件技术领域，具体涉及一种屏蔽栅MOSFET及制作方法。

背景技术

屏蔽栅MOSFET(金氧半场效晶体管Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)在控制栅之下引入了屏蔽栅，避免了控制栅和漂移区的直接接触，因而大大减小了栅漏电容。但是，由于屏蔽栅连接源极电位，控制栅和屏蔽栅之间会产生一个新的栅源电容，因此造成了栅源电容的增大，从而使屏蔽栅MOSFET响应变慢。

发明内容

鉴于此，本申请提供了一种屏蔽栅MOSFET及制作方法，以解决现有的屏蔽栅MOSFET在降低了栅漏电容后却具有较高的栅源电容而导致屏蔽栅MOSFET响应变慢的问题。

本申请实施例提供的一种屏蔽栅MOSFET，包括第一导电类型的漂移区、位于所述漂移区的顶部的沟槽以及位于所述沟槽的两侧的第二导电类型的体区；所述沟槽内设有栅极和屏蔽栅，所述栅极位于所述屏蔽栅的上方，所述体区的顶部靠近所述栅极的一侧设有第一导电类型的第一掺杂区；所述第一掺杂区的顶面设有源极，所述体区连接所述源极；所述屏蔽栅连接所述源极；所述栅极与所述第一掺杂区之间设有第一氧化层，所述栅极与所述体区之间设有栅氧化层，所述屏蔽栅与所述沟槽的内壁之间设有第二氧化层，所述栅极与所述屏蔽栅之间设有第三氧化层，其中，所述第一氧化层的厚度大于所述栅氧化层的厚度。

可选的，所述第一掺杂区的结深大于或等于所述第一氧化层在所述沟槽中的深度。

可选的，所述体区的结深小于或等于所述栅极在所述沟槽中的深度。

可选的，所述第一氧化层的厚度小于或等于所述第二氧化层的厚度。

可选的，所述第三氧化层的厚度大于所述第二氧化层的厚度。

可选的，所述体区的顶部还设有第二导电类型的第二掺杂区，所述体区通过所述第二掺杂区和所述源极连接。

可选的，所述第二掺杂区与所述第一掺杂区相邻设置，或者所述第二掺杂区从所述第一掺杂区的中间穿过。

可选的，所述屏蔽栅MOSFET还包括第四氧化层；所述第四氧化层位于所述栅极的顶面，将所述源极和所述栅极隔离。

可选的，所述漂移区的底面设有第一导电类型的第三掺杂区；所述第三掺杂区的底面设有漏极。

可选的，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。

本申请实施例还提供一种屏蔽栅MOSFET的制作方法，包括：

提供第一导电类型的漂移区，在所述漂移区的顶部制作沟槽；

在所述漂移区的顶面以及所述沟槽的表面制作第一氧化层；

在所述第一氧化层的表面制作第一多晶硅层，所述第一多晶硅层填充满所述沟槽；

对所述第一多晶硅层进行第一刻蚀，使所述第一多晶硅层的顶面低于所述漂移区的顶面；

在未被所述第一多晶硅层覆盖的所述第一氧化层的表面制作保护层；