[发明专利]一种数字信号处理器启动控制的方法

权利要求书

1.一种数字信号处理器启动控制的方法，包含DSP、FPGA和用于外数据存储的FLASH存储器，DSP与FPGA通过EMIF接口对应通信连接，FPGA与FLASH存储器通过存储器总线对应数据连接，FPGA集成有写模块、读模块、复位模块、存储器写模块、存储器读模块和存储器擦除模块，其特征是：DSP对FLASH存储器包含以下操作：

数据擦除：

DSP通过EMIF接口发送含有地址信息的数据擦除命令，FPGA写模块接收并解析出命令和地址信息，驱动存储器擦除模块，执行对FLASH存储器的擦除；

数据写入：

DSP通过EMIF接口发送含有地址信息的写数据命令，FPGA写模块接收并解析出命令和地址信息，驱动存储器擦写模块，执行对FLASH存储器的写入；

数据读出，分为两种模式：

第一种是DSP的自举启动模式，系统上电，FPGA采用预读取方式，从0地址对应的外数据存储开始将数据预取到FPGA中设置的双端口RAM缓存中，缓存利用FPGA的块RAM实现，同时在RAM缓存准备好数据前，复位模块控制DSP的复位管脚，使DSP不启动，收到读模块的反馈信号后，立刻解除DSP的复位状态，触发DSP自举驱动；

第二种是应用程序读取数据模式，用户程序运行时由用户程序控制数据读取时序，DSP先发送读数据命令给读模块，读数据命令包含要读取的数据起始地址和长度信息，读模块解析命令后，根据命令到FLASH存储器取出一包数据存放在读模块设置的FIFO缓冲中，在FIFO中数据准备好前，读模块通过标志位向DSP反馈rd_ready信号，DSP则根据反馈信号插入等待时间或是连续读取数据操作。

2.如权利要求1所述的数字信号处理器启动控制的方法，其特征是：EMIF接口包含数据总线ED，地址总线EA，片选信号/CE、写使能信号/WR，读使能信号/RE，输出使能信号/OE，EMIF时钟输出CLKOUT，状态信号READY；EMIF接口包含数据总线ED，地址总线EA，片选信号/CE、写使能信号/WR，读使能信号/RE，输出使能信号/OE，EMIF时钟输出CLKOUT，状态信号READY；数据总线ED用于向FPGA功能模块传送地址和数据信息；片选信号/CE、写使能信号/WR组合触发写模块；片选信号/CE、读使能信号/RE，输出使能信号/OE组合触发读模块；CLKOUT用于DSP和FPGA接口间时钟域的同步；READY信号作为DSP和FPGA数据状态信息的传递。

3.如权利要求1所述的数字信号处理器启动控制的方法，其特征是：数据擦除时，擦除过程中存储器擦除模块监测FLASH存储器的状态，在擦除操作没有完成前，通过标志位向FPGA写模块反馈wr_ready信号，并传递给DSP，DSP则根据反馈信号插入等待时间或是进行下一步操作。

4.如权利要求1所述的数字信号处理器启动控制的方法，其特征是：数据写入操作时，存储器擦写模块包含用于解决DSP和FLASH存储器速度不匹配问题的数据缓存，利用FPGA的块RAM实现。

5.如权利要求1所述的数字信号处理器启动控制的方法，其特征是：DSP自举启动模式时，DSP读取数据的时序按照器件厂家固化的时序进行，起始地址从0地址开始，读取数据的长度为1k～64k。

6.如权利要求1所述的数字信号处理器启动控制的方法，其特征是：FLASH存储器为并口数据存储器、SPI接口数据存储器或I2C接口数据存储器，FPGA集成有与并口数据存储器数据连接的并行总线接口，与SPI接口数据存储器数据连接的SPI总线接口，与I2C接口数据存储器数据连接的I2C总线接口。