[发明专利]基于FAST协议的万兆通信数据的并行解析方法及装置

权利要求书

1.基于FAST协议的万兆通信数据的并行解析方法，其特征在于：用FPGA处理芯片搭建一个硬件并行处理系统，其包括以下步骤：

(1)开始；

(2)数据接收：以156.25M Hz的频率接收到16个字节的数据；

(3)并行数据解码，并行流水作业方式以156.25M Hz的频率输出；

(4)按FAST协议中位图的位置进行数据分配；

(5)结束。

2.根据权利要求1所述的基于FAST协议的万兆通信数据的并行解析方法，其特征在于：所述步骤(3)包括以下分步骤，其中步骤(3.3)、(3.6)、(3.9)并行执行：

(3.1)开始；

(3.2)接收16个字节；

(3.3)计算完整数据个数c；

(3.4)c打一拍给c1，打一拍就是系统时钟对外部信号采样一次，把采样的结果数据做为下一步的控制状态；

(3.5)c1打一拍给c2，跳转到步骤(3.10)；

(3.6)标志位依次相加赋值a；

(3.7)数据拼接为32字节，按a中计算各数据左移量b；

(3.8)各数据按b依次左移并取高16个字节，跳转到步骤(3.10)；

(3.9)判断当前16字节中未用字节，跳转到步骤(3.7)；

(3.10)将新解码的c2个数据存入寄存器队列d，并输出c2；

(3.11)结束。

3.根据权利要求2所述的基于FAST协议的万兆通信数据的并行解析方法，其特征在于：所述步骤(4)包括以下分步骤，其中步骤(4.3)、

(4.7)并行执行：

(4.1)开始；

(4.2)读取位图并计算出位图中该消息数据总个数并锁存为e，并累加c2得出f；

(4.3)判断fe是否成立，是则执行步骤(3.4)，否则执行步骤(3.2)；

(4.4)跳转到下一个位图位置，并按各个数据自己的j位置进行分配；

(4.5)各个数据位去掉FAST协议中的标志位；

(4.6)输出数据，跳转步骤(4.8)；

(4.7)锁存位图数据依次计算出位图中各有效位的位置，跳转步骤(4.4)；

(4.8)结束。

4.基于FAST协议的万兆通信数据的并行解析装置，其特征在于：用FPGA处理芯片搭建一个硬件并行处理系统，其包括：

数据接收模块，其配置来以156.25M Hz的频率接收到16个字节的数据；

解码模块，其配置来进行并行数据解码，并行流水作业方式以156.25M Hz的频率输出；

数据分配模块，其配置来按FAST协议中位图的位置进行数据分配。

5.根据权利要求4所述的基于FAST协议的万兆通信数据的并行解析装置，其特征在于：所述解码模块执行以下步骤，其中步骤(3.3)、(3.6)、(3.9)并行执行：

(3.1)开始；

(3.2)接收16个字节；

(3.3)计算完整数据个数c；

(3.4)c打一拍给c1，打一拍就是系统时钟对外部信号采样一次，把采样的结果数据做为下一步的控制状态；

(3.5)c1打一拍给c2，跳转到步骤(3.10)；

(3.6)标志位依次相加赋值a；

(3.7)数据拼接为32字节，按a中计算各数据左移量b；

(3.8)各数据按b依次左移并取高16个字节，跳转到步骤(3.10)；

(3.9)判断当前16字节中未用字节，跳转到步骤(3.7)；

(3.10)将新解码的c2个数据存入寄存器队列d，并输出c2；

(3.11)结束。

6.根据权利要求5所述的基于FAST协议的万兆通信数据的并行解析装置，其特征在于：所述数据分配模块执行以下步骤，其中步骤(4.3)、(4.7)并行执行：

(4.1)开始；

(4.2)读取位图并计算出位图中该消息数据总个数并锁存为e，并累加c2得出f；

(4.3)判断fe是否成立，是则执行步骤(3.4)，否则执行步骤(3.2)；

(4.4)跳转到下一个位图位置，并按各个数据自己的j位置进行分配；

(4.5)各个数据位去掉FAST协议中的标志位；

(4.6)输出数据，跳转步骤(4.8)；

(4.7)锁存位图数据依次计算出位图中各有效位的位置，跳转步骤(4.4)；

(4.8)结束。