[发明专利]一种用于模拟联想记忆的强化学习仿生电路架构

权利要求书

1.一种用于模拟联想记忆的强化学习仿生电路架构，所述电路架构包括MUX，MUX为仿生电路架构的逻辑控制层，其特征在于，所述MUX上连接有突触模块、控制模块和输出模块，突触模块包括用于模拟输入神经元的方波电压信号，方波电压信号为2ⁿ个，其中，n为大于1的整数，控制模块包括控制信号，控制信号为可以为n个，n和控制信号可强化形成2n种不同类型的强化控制信号代表学习方法强化的人群刺激进入2ⁿ个突触模块；

2ⁿ个所述方波信号分别表示为N₁、N₂、...、N₂ⁿ,N₁、N₂、...、N₂ⁿ分别代表不同的学习方法施加在突触上的刺激；

所述MUX的输出端包括第一输出端、第二输出端、...、第2ⁿ输出端，第一输出端、第二输出端、...、第2ⁿ输出端的电压分别表示为V_N1、V_N2、...、V_N2n，第一模块(one)、第二模块(two)和第三模块(tr)均n个，第一模块(one)是模拟习惯化和去习惯化过程的非关联学习电路；

所述第一模块(one)只支持单一刺激输入，第三模块(tr)是关联学习模块，模拟泛化和分化过程，第二模块(two)是输出接收模块，第二模块(two)通过改变其自身电路的阈值电压来完成4-6V脉冲刺激的输出；

2ⁿ个所述第一模块(one)分别连接在MUX的2ⁿ个输出端，第一模块one的输出端信号为V_out；

所述第三模块(tr)包括2ⁿ个输入端和一个输出端，第三模块(tr)的2ⁿ个输入端分别连接在MUX的2ⁿ个输出端，2ⁿ个第三模块(tr)的输出端分别连接2ⁿ个第一模块(one)的输出端；

所述第三模块(tr)和第一模块(one)的输出端均连接第二模块(two)的输入端，第二模块(two)的输出端电压分别为V_p1、V_p2、V_p3和V_p4；

所述第一模块(one)包括第十四与门(U₁₄)、第十五非门(U₁₅)、第十七与门(U₁₇)和第十六或门(U₁₆)，第十四与门(U₁₄)上连接有第一输入支路和第二输入支路；

所述第一输入支路包括第十运放(A₁₀)，第十运放(A₁₀)的正相输入端连接MUX的输出端，反相输入端连接电压为V₁₀的脉冲电压源；

所述第二输入支路包括第十一运放(A₁₁)，第十一运放(A₁₁)的正相输入端连接MUX的输出端，反相输入端接地，第二输入支路的正相输入端与输出端之间连接有第三十电阻(R₃₀)，第二输入支路的输出端与第一输入支路的输出端分别连接第十四与门(U₁₄)的两个输入端；

所述第十四与门(U₁₄)的输出端连接第十五非门(U₁₅)的输入端，第一输入支路和第二输入支路的输出端分别连接第十六或门(U₁₆)的输入端，第十五非门(U₁₅)和第十六或门(U₁₆)的输出端分别连接第十七与门(U₁₇)的两个输入端，第十七与门(U₁₇)的输出端连接有输出支路；

所述输出支路包括依次相连的负反馈运放电路、比值运放电路、第一忆阻器(M₁)和阈值运放电路；

所述负反馈运放电路包括第十二运放(A₁₂)，第十二运放(A₁₂)的反相输入端连接第三十二电阻(R₃₂)的一端，第三十二电阻(R₃₂)的另一端连接第十七与门(U₁₇)的输出端，第十二运放(A₁₂)的正相输入端连接有接地的第三十三电阻(R₃₃)，第三十三电阻(R₃₃)上并联有电压为V₁₂的直流电源与第三十九电阻(R₃₉)的串联电路，第十七与门(U₁₇)的输出端与第十二运放(A₁₂)的输出端之间连接有第三十一电阻(R₃₁)，第三十一电阻(R₃₁)上的反馈电压为0.4-0.6V；

所述比值运放电路包括第十三运放(A₁₃)，第十三运放(A₁₃)的反相输入端连接有第三十五电阻(R₃₅)，第十三运放(A₁₃)的正相输入端接地，第十三运放(A₁₃)的反相输入端与输出端之间连接有第三十六电阻(R₃₆)，可通过调节第三十六电阻(R₃₆)与第三十五电阻(R₃₅)的比值，调节比值运放电路的输出电压；

所述阈值运放电路包括第十四运放(A₁₄)，第十四运放(A₁₄)的正相输入端连接第十三运放(A₁₃)输出端，第十四运放(A₁₄)的反相输入端接地，第十四运放(A₁₄)的输出端连接第三十七电阻(R₃₇)的一端，第三十七电阻(R₃₇)的另一端为第一模块(one)的输出端；

所述第十运放(A₁₀)、第十一运放(A₁₁)、第十二运放(A₁₂)和第十三运放(A₁₃)的正电源端和负电源端均是连接有电压为VCC的直流电源，第六运放(A₆)的正电源端连接有电压为V₁₂的直流电源，负电源端接地；

所述第三模块(tr)包括第一逻辑选择电路，第二逻辑选择电路、第三逻辑选择电路和第十三或门(U₁₃)，第一逻辑选择电路上连接有第一分支电路，第二逻辑选择电路上连接有第二分支电路，第三逻辑选择电路上连接有第三分支电路，第一分支电路、第二分支电路和第三分支电路的输出端分别连接第十三或门(U₁₃)的三个输入端，第十三或门(U₁₃)的输出端与MUX的第一输出端之间连接有第一电阻(R₁)；

所述第一逻辑选择电路包括第一与门(U₁)、第二与门(U₂)、第三与门(U₃)、第四或门(U₄)、第五或门(U₅)、第一压控开关和第二压控开关，MUX的第一输出端和第二输出端分别连接第一与门(U₁)的两个输入端，MUX的第一输出端和第三输出端分别连接第二与门(U₂)的两个输入端，MUX的第一输出端和第四输出端分别连接第三与门(U₃)的两个输入端；

所述第一与门(U₁)的输出端、第二与门(U₂)的输出端和第三与门(U₃)的输出端分别连接第四或门(U₄)的三个输入端，MUX的第二输出端和第三输出端和第四输出端分别连接第五或门(U₅)的三个输入端，第四或门(U₄)的输出端连接第一压控开关的输入端，第五或门(U₅)的输出端连接第二压控开关的输入端，第一压控开关和第二压控开关的输出端均连接在第一分支电路的输入端；

所述第二逻辑选择电路包括第六与门(U₆)、第七与门(U₇)、第八与门(U₈)、第九或门(U₉)、第十或门(U₁₀)、第三压控开关和第四压控开关，第六与门(U₆)的三个输入端、第七与门(U₇)的三个输入端和第八与门(U₈)的三个输入端均是连接MUX的第一输出端、第二输出端和第三输出端，MUX的第二输出端、第三输出端和第四输出端分别连接第十或门(U₁₀)的三个输入端；

所述第九或门(U₉)的输出端连接第三压控开关的输入端，第十或门(U₁₀)的输出端连接第四压控开关的输入端，第三压控开关和第四压控开关的输出端均连接在第二分支电路的输入端；

所述第三逻辑选择电路包括第十一与门(U₁₁)、第十二或门(U₁₂)、第五压控开关和第六压控开关，MUX的第二输出端、第二输出端、第三输出端和第四输出端分别连接第十一与门(U₁₁)的四个输入端，MUX的共三个输入端，其中两个输入端均连接第四输出端连接第二输入端，另外一个输入端连接MUX的第四输出端；

所述第十一与门(U₁₁)的输出端连接第五压控开关的输入端，第十二或门(U₁₂)的输出端连接第六压控开关的输入端，第五压控开关和第六压控开关的输出端均连接在第三分支电路的输入端。