[发明专利]半导体器件及其形成方法

说明书

本发明公开了一种半导体器件及其形成方法。该方法包括：形成延伸到半导体衬底中的隔离区；形成高于隔离区的顶面凸出的多个半导体鳍；在多个半导体鳍上形成栅极堆叠件；在栅极堆叠件的侧壁上形成栅极间隔件。以及使多个半导体鳍凹进以在栅极堆叠件的侧面上形成多个凹进。多个凹进延伸到低于隔离区的顶面的水平。进行外延工艺以生长外延区，其中外延区填充多个凹进。

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

在鳍式场效果晶体管的形成中，通常通过形成半导体鳍，使半导体鳍凹进以形成凹进以及从凹进开始生长外延区来形成源极/漏极区。从相邻的半导体鳍的凹部生长的外延区可以彼此融合，并且所得的外延区可以具有平坦的顶面。源极/漏极接触插塞形成为电连接到源极/漏极区。

发明内容

根据本发明实施例的一个方面，提供了一种形成半导体器件的方法，包括：成延伸到半导体衬底中的隔离区；形成第一多个半导体鳍，第一多个半导体鳍凸出于隔离区的顶面；在第一多个半导体鳍上形成第一栅极堆叠件；在第一栅极堆叠件的侧壁上形成栅极间隔件；使第一多个半导体鳍凹进以在第一栅极堆叠件的侧面上形成第一多个凹进，其中，第一多个凹进延伸到低于隔离区的顶面的水平；以及执行第一外延工艺以生长第一外延区，其中，第一外延区填充第一多个凹进。

根据本发明实施例的一个方面，提供了一种半导体器件，包括：半导体衬底；隔离区，延伸到半导体衬底中；半导体鳍，位于隔离区之间，其中，半导体鳍凸出于隔离区的顶面；栅极堆叠件，位于半导体鳍的顶面和侧壁上；以及外延源极/漏极区，位于半导体鳍的侧面上，其中，外延源极/漏极区延伸到低于隔离区的顶面的水平。

根据本发明实施例的一个方面，提供了一种半导体器件，包括：半导体鳍；隔离区，位于半导体鳍的相对侧上，其中，半导体鳍凸出于隔离区的顶面；栅极堆叠件，位于半导体鳍上；以及外延半导体区，位于半导体鳍的侧面上，其中，外延半导体区延伸到低于隔离区的顶面的水平，并且其中，外延半导体区包括嵌入式应力源，并且嵌入式应力源包括：V形底面，其中，V形底面的顶端与半导体鳍的顶面处于相同水平；和V形顶面，其中，V形顶面的第一部分高于半导体鳍的顶面，并且V形顶面的第二部分低于半导体鳍的顶面。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图8C、图9A、图9B、图10A、图10B、图11A、图11B和图11C示出了根据一些实施例的形成鳍式场效果晶体管(FinFET)的中间阶段的透视图和截面图。

图12和图13示出了根据一些实施例的在形成n型FinFET和p型FinFET的过程中的中间阶段的截面图。

图14示出了根据一些实施例的在n型FinFET的外延区中的磷和锗的分布。

图15示出了根据一些实施例的在n型FinFET的外延区中的磷，砷和锗的分布。

图16示出了根据一些实施例的用于形成FinFET的工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。