[发明专利]运算控制方法、装置、系统、存储介质及处理器

说明书

一种运算控制方法、装置、系统、存储介质及处理器。所述方法包括：获取第一操作数，并将所述第一操作数转换为若干个第一短序列，每个第一短序列均为二进制补码表示的有符号数；获取第二操作数，并将所述第二操作数转换为若干个第二短序列，每个第二短序列均为二进制补码表示的有符号数；将所述第一短序列及第二短序列输入至有符号乘法器；将乘法操作结果进行移位累加；所述第二短序列的个数与所述第一短序列的个数相同；所述第一短序列及第二短序列的位宽与所述有符号乘法器的输入位宽相同；所述有符号乘法器的个数，大于或等于所述第一短序列个数和第二短序列个数的乘积。应用上述方案，可以降低对有符号高位宽的操作数执行乘法操作的复杂度。

技术领域

本发明涉及数据处理技术领域，具体涉及一种运算控制方法、装置、系统、存储介质及处理器。

背景技术

随着人工智能的发展，神经网络的应用已经深入生活的各个部分。常用的神经网络都需要极大数量的乘、加运算，例如深度神经网络(Deep Neural Networks，DNN)、卷积神经网络(Convolutional Neural Networks，CNN)等。现有的通用处理器已经无法承受，设计专门进行网络运算的嵌入式神经网络处理器(Neural Network Processing Units，NPU)成为主流。而大规模的乘法器阵列是NPU中主要的运算单元。

目前，对有符号高位宽的操作数执行乘法操作的方法，复杂度较高，不适合在类似NPU这样的大规模乘法器阵列上使用。

发明内容

本发明要解决的问题是：降低对有符号高位宽的操作数执行乘法操作的复杂度。

为解决上述问题，本发明实施例提供了一种运算控制方法，所述方法包括：获取第一操作数，并将所述第一操作数转换为若干个第一短序列，每个第一短序列均为二进制补码表示的有符号数；获取第二操作数，并将所述第二操作数转换为若干个第二短序列，每个第二短序列均为二进制补码表示的有符号数；将所述第一短序列及第二短序列输入至有符号乘法器，控制所述有符号乘法器，对所述第一短序列及第二短序列执行乘法操作；将乘法操作结果进行移位累加，得到所述第一操作数及第二操作数的乘法运算结果；其中，所述第二短序列的个数与所述第一短序列的个数相同；所述第一短序列及第二短序列的位宽与所述有符号乘法器的输入位宽相同；所述有符号乘法器的个数，大于或等于所述第一短序列个数第二短序列个数的乘积。

本发明实施例还提供了一种运算控制装置，所述装置包括：第一转换单元，适于获取第一操作数，并将所述第一操作数转换为若干个第一短序列，每个第一短序列均为二进制补码表示的有符号数；第二转换单元，适于获取第二操作数，并将所述第二操作数转换为若干个第二短序列，每个第二短序列均为二进制补码表示的有符号数；运算控制单元，适于将所述第一短序列及第二短序列输入至有符号乘法器，控制所述有符号乘法器，对所述第一短序列及第二短序列执行乘法操作；移位累加单元，适于将乘法操作结果进行移位累加，得到所述第一操作数及第二操作数的乘法运算结果；其中，所述第二短序列的个数与所述第一短序列的个数相同；所述第一短序列及第二短序列的位宽与所述有符号乘法器的输入位宽相同；所述有符号乘法器的个数，大于或等于所述第一短序列个数与第二短序列个数的乘积。

本发明实施例还提供了一种运算控制系统，所述系统包括：上述实施例中的运算控制装置；及若干个有符号乘法器；其中，所述运算控制装置与所述有符号乘法器连接；所述有符号乘法器适于在所述运算控制装置的控制下执行乘法操作；所述有符号乘法器的个数，大于或等于所述运算控制装置中第一短序列个数与第二短序列个数的乘积。

本发明实施例还提供了一种处理器，所述处理器包括上述实施例中的运算控制系统。

本发明实施例还提供了一种计算机存储介质，所述计算机存储介质上存储有计算机程序，所述计算机程序被处理器执行，以实现上述运算控制方法的步骤。

与现有技术相比，本发明实施例的技术方案具有以下优点：