[发明专利]片上系统装置、扩频时钟生成器及其方法

说明书

本申请提供了一种片上系统装置、扩频时钟生成器及其方法。在一个实施例中，一种扩频时钟生成器包括耦接到N分频锁相环(PLL)的数字deltasigma调制器，其中，所述PLL包括离散时间电容倍增器环路滤波器。

技术领域

本发明大体上涉及扩频时钟生成器，并且具体地涉及在片上系统(SoC)中使用的扩频时钟生成器。

背景技术

扩频时钟生成器(SSCG)普遍存在于现代片上系统(SoC)装置和微处理器中。需要SSCG来减少电磁干扰(EMI)，电磁干扰可能导致系统彼此干扰。通常使用数字delta sigma(三角积分)调制器(DDSM)将SSCG实现为N分频锁相环(PLL)，其需要低PLL带宽来滤波量化噪声。低环路带宽需要大体积片上电容器，这可能导致过高的面积消耗。除了电容器之外，环路滤波器通常采用电阻器来实现。电阻器和电容器一起形成稳定PLL的控制环路所必需的极点和零点。由于压模电阻器和电容器不能在制程上配合，因此PLL的控制环路可能降级，从而导致EMI抑制减小和抖动增加。

发明内容

在一个实施例中，一种扩频时钟生成器包括耦接至N分频锁相环(PLL)的数字delta sigma调制器，该PLL包括离散时间电容倍增器环路滤波器。

通过检查以下附图和详细描述，本发明的其它系统、方法、特征和优点对于本领域技术人员将是或变得显而易见。旨在将所有这样的附加系统、方法、特征和优点包括在本说明书内、在本发明的范围内，并由所附权利要求书保护。

附图说明

参考以下附图可以更好地理解本发明的各个方面。附图中的组件不一定按比例绘制，而是着重于清楚地示出本发明的原理。此外，在附图中，在所有的各图中相同的附图标记指代对应的部分。

图1A是示出可以使用不依赖于制程的扩频时钟生成器(SSCG)的实施例的示例环境的框图。

图1B是示出示例性的不依赖于制程的SSCG的实施例的示意图。

图2A-2C是示出不依赖于制程的SSCG的电容倍增器环路滤波器的连续时间到离散时间转换的示意图。

图2D是示出在不依赖于制程的SSCG的实施例的离散时间电容倍增器环路滤波器的开关式电容电阻器中使用的示例非重叠时钟的示意图。

图3是示出锁相环的小信号相位域模型的示意图，从其中导出不依赖于制程的SSCG的实施例的开环传递函数。

图4是示出示例离散时间环路滤波方法的实施例的流程图。

具体实施方式

公开了一种具有离散时间电容倍增器环路滤波器的不依赖于制程的扩频时钟生成器(SSCG)以及相关联方法的某些实施例，该SSCG将开关式电容电阻器的组合用于电容倍增器环路滤波器并且使用与经缩放的电流基准组合的经校准的压控振荡器(VCO)来提供不依赖于制程的SSCG。

另外，通常使用数字delta sigma调制器将SSCG实现为N分频锁相环(PLL)。SSCG的制造涉及针对电阻器和电容器的不同制程，并且因此一个制程不能很好地配合另一个制程，这可能导致PLL的性能降低。相反，不依赖于制程的SSCG的某些实施例使用离散时间电容倍增器滤波器，其与基于VCO增益动态选择(即动态调整)的开关电容器(可编程)电荷泵电流基准相结合，这保持PLL控制环路增益恒定，实现了改进PLL的性能并且因此改进SSCG性能(例如，更小的面积消耗、改进的EMI抑制和/或减少的抖动)的不依赖于制程的操作。