[发明专利]链路复用方法、系统及原型验证方法

说明书

本说明书实施例提供一种链路复用方法、系统及原型验证方法，应用于芯片设计技术领域，其中在原型验证系统的多颗验证芯片的互连中，采用高速的链路交换电路和高速的收发器单元共同构成低延时、高复用的跨验证芯片信号的复用互连通道，收发器单元对并行的跨验证芯片信号进行串并转换的收发处理，链路交换器在收发器单元之间进行高速、低延时的数据分发。通过基于低延时、高复用比的链路复用方案，可保证原型验证系统具有高复用比的同时，还具有低延时，保证验证系统具有较高性能。

技术领域

本发明涉及芯片设计技术领域，具体涉及一种低时延的链路复用方法、系统及原型验证方法。

背景技术

在芯片设计原型验证阶段，通常受限于验证芯片（如FPGA，Field ProgrammableGate Array，现场可编程逻辑门阵列）的资源容量，往往需要将一个芯片设计分割到多颗FPGA上进行原型验证，而芯片设计在分割到多颗FPGA后，可能导致每颗FPGA对外进行互连的连接线多达数万根，但目前的FPGA所能支持的最大可用引脚数量通常并不超过2000根。

为满足互连引脚激增的需求，这时需要使用TDM（time-division multiplexing，时分复用）技术，即FPGA内部的多个并行信号转为串行信号，再通过FPGA的IO将串行信号传输到另一块FPGA中，然后接收到串行信号的FPGA通过解复用，即把串行信号转换出并行信号，从而实现跨FPGA的行信号从一个FPGA到另一块FPGA之间连接传递。

但在引入 TDM后，虽然能解决互连验证芯片的IO需求瓶颈，IO的TDM对于关键路径处理性能极差，比如现有验证方案中在引入TDM后所能达到的延时一般在40ns以上（假如TDM为1Gbps，40ns的延时约6个时钟周期），而组合信号的延时通常又是寄存器驱动的两倍左右（即延时可能在80ns以上），因而该延时对分割后由组合逻辑驱动的信号而言是一个非常大的延时，将可能导致组合逻辑驱动的信号无法使用TDM进行复用互连，或者说复用互连后只能降低系统运行频率，使得验证系统运行在低时钟频率上。而且，采用分割算法对芯片设计进行分割后，通常极差分割信号（如组合逻辑切口信号）约占总分割信号的十分之一，这些分割信号无法使用TDM进行互连。

基于此，亟需一种新的、低延时的信号跨验证芯片互连方案。

发明内容

有鉴于此，本说明书实施例提供一种链路复用方法、系统及原型验证方法，以在原型验证中，可保证验证系统具有较高复用比，满足芯片设计被分割到多个验证芯片后的分割信号在跨验证芯片互连时激增的接口数量需求，也可满足分割信号在跨验证芯片互连传输中的低延时要求，比如可延时可控制在极低水平（比如20ns以内），有效保证验证系统可运行在较高时钟频率上。

本说明书实施例提供以下技术方案：

本说明书实施例提供一种链路复用方法，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；

所述链路复用方法包括：确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据。

本说明书实施例还提供一种原型验证方法，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；