[发明专利]芯片设计中基于综合网表提取时钟树的方法及应用

说明书

本发明公开了芯片设计中基于综合网表提取时钟树的方法及应用，涉及集成电路设计技术领域。所述方法包括步骤：在逻辑综合步骤，获取芯片顶层和子模块的逻辑综合网表信息，以及芯片切分的模块信息和时钟约束文件信息；根据获取的信息拼接全芯片的时钟结构，从时钟约束文件中获取时钟源；基于全芯片的时钟结构信息，从时钟源开始采用递归算法逐级往后循迹以形成全芯片时钟树网络；在循迹过程中，根据时钟树循迹路径确定顶层时钟树和子模块时钟树的起点和终点；循迹结束，对顶层和子模块的时钟结构进行归类以形成时钟树实现指导文件。本发明缩短了时钟树验证周期，提高了时钟树实现工作的效率和正确性。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及芯片设计中提取时钟树的方法。

背景技术

随着5G和人工智能技术的日渐成熟，发展的过程中对芯片功能的需求越来越多，芯片的规模也越来越大，但期望的芯片设计周期却越来越短，如何优化芯片设计流程以提高芯片设计过程中的设计效率、减少设计资源的浪费是当前主要研究方向之一。典型的芯片设计的主要流程一般包括以下几个步骤：规格制定，架构设计，时钟设计，代码编写，仿真验证，逻辑综合，形式验证，可测性设计，布局规划（或称布局），时钟树实现（或称时钟树综合），布线规划（或称布线），形式验证，寄生参数抽取，时序验证和物理版图验证。其中，在逻辑综合步骤中，是使用逻辑综合工具（比如synopsys的design compile）根据设定的工艺库、设计约束等信息将寄存器传输级硬件描述语言代码转换为针对特定工艺的逻辑门级网表。所述设计约束中包括了集成电路的时序约束。所述逻辑门级网表记录了各逻辑模块之间的连接关系。在布局规划步骤中，是根据时序、利用率、拥挤度、功耗等约束条件将各个逻辑模块进行物理布局。在时钟树实现步骤中，是设计出从原始时钟源到目标时序逻辑模块的路径，以满足设计约束中的时序约束。

在芯片的工作过程中，时钟是芯片同步工作系统的同步节拍。它向人体的神经系统一样，用来指挥保障芯片中各种功能模块的正常工作，因此芯片时钟树的正确性和稳定性在芯片的设计过程中尤为重要。

层次化设计是一种最常用的大规模芯片的设计方法，该方法将要设计的芯片被划分成了很多子模块，每个子模块单独设计，然后被顶层模块调用，由于对各个子模块单独进行时钟树平衡，全芯片只需要关注子模块接口处的寄存器的时钟延迟即可，这样能使设计的周期显著提高，并使时序问题局部化。基于这种设计方法，目前大规模芯片的物理实现采用自下而上的方式，把芯片整体切分成多个子模块分别实现然后由顶层集成在一起。对于时钟树的设计同样采用自下而上的方式，首先顶层和子模块各自实现时钟树设计，然后顶层拼接验证时钟的连通性。如果连通性不满足，则模块重新时钟树实现；如果逻辑上存在问题或者子模块存在时钟漏定义的问题，则反馈给芯片时钟设计者重新规划。

然而，一方面，由于时钟树设计处于芯片设计的前期，而时钟树分析和实现处于芯片设计的后期，在芯片设计流程中两者之间存在大量的其他设计分析工作，如果时钟树分析和实现阶段发现时钟树存在问题，往往需要修改设计前期的方案，导致两个阶段之间大量工作可能无效，增加了迭代时间，延长了芯片设计周期。另一方面，当前大规模芯片的时钟实现工作通常是采用自下而上的、子模块独立实现，随后再通过顶层拼接验证连通性和正确性的方式，该方式对子模块的约束文件的依赖性高，如果子模块约束文件中的时钟树存在问题，子模块本身往往无法发现，只能等到后期顶层拼接时才能发现上述问题，由于延误了解决上述问题的时间，增加了迭代风险。

发明内容

本发明的目的在于：克服现有技术的不足，提供了一种芯片设计中基于综合网表提取时钟树的方法及应用。本发明在芯片设计流程的逻辑综合步骤进行时钟树分析，同时在确定全芯片时钟网络的连贯性的情况下把时钟结构切分到每个模块中，并形成后期时钟树实现步骤的时钟树实现指导文件，减少了时钟树验证的迭代过程从逻辑综合阶段到时钟树实现阶段之间的工作，提高了时钟树实现工作的效率和正确性。

为实现上述目标，本发明提供了如下技术方案：

一种芯片设计中基于综合网表提取时钟树的方法，包括如下步骤：