[发明专利]一种用于雷达系统的数据传输装置

说明书

本发明的一个实施例公开了一种用于雷达系统的数据传输装置，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，PCS发射模块接收预处理后的32bit数据，将其处理为16bit的并行数据；模拟Serdes模块在发射链路对16bit的并行数据进行串行化处理，后通过四对串行差分端口输出；在接收链路，模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，解串化处理得到16bit的并行数据；PCS接收模块接收所述16bit并行数据，对其解析得到66bit有效数据块；Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其解析后得到模拟Serdes模块的配置参数和上电初始化参数，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。

技术领域

本发明涉及数据传输领域。更具体地，涉及一种用于雷达系统的数据传输装置。

背景技术

SerDes是SERializer(串行器)/DESerializer(解串器)的简称，它是一种串行通信技术，通过时钟嵌入技术、点对点连接以及低电压差分信号技术来实现串行数据流的传输，能够达到很高的带宽和很远的传输距离。采用串行通信的方式不仅可以减少系统互连的复杂性，而且可以减小电路板尺寸，降低功耗，提高整个系统的可靠性。Serdes只利用一对传输线同时传递数据和时钟，把时钟嵌入到串行数据流中，避免了时钟歪斜的问题，因而能够达到Gbps以上。随着雷达带宽的不断提高和高速信号处理技术的发展，雷达系统对大批量数据传输的速度和效率有了更高的需求，现有的数字TR芯片已无法满足宽带雷达系统10Gbps及以上的高速数据传输要求。而在大多数雷达接收机中，采用FPGA的GTX高速串行收发器实现回波数据的传输，在大规模量产情况下，FPGA成本较高且占用面积较大。

发明内容

本发明目的在于提供一种用于雷达系统的数据传输装置，解决现有芯片无法满足高速数据传输需求的问题，克服FPGA芯片在大规模使用情况下带来的高成本、大面积的不足。通过对PCS编解码进行芯片化设计和对模拟Serdes IP核进行数模混合集成，在实现16Gbps传输速率情况下能够有效降低系统成本，减小芯片面积，同时具有低功耗、高集成度的优点。

为达到上述目的，本发明采用下述技术方案：

本发明公开了一种用于雷达系统的数据传输装置，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，

所述PCS发射模块用于在发射链路接收雷达系统预处理后的32bit数据，将所述32bit数据处理为16bit的并行数据发送到模拟Serdes模块；

所述模拟Serdes模块在发射链路用于对所述16bit的并行数据进行串行化处理，后通过四对串行差分端口输出，通过光纤传输到后端的数字波束合成模块；在接收链路，所述模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，并进行解串化处理得到16bit的并行数据并通过CDR技术恢复接收时钟，将所述16bit的并行数据发送到PCS接收模块；

所述PCS接收模块在接收链路接收所述16bit并行数据并对其进行解析得到带有同步头信息的66bit有效数据块；

所述Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数，并将其存储在寄存器中，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。

在一个具体实施例中，所述PCS发射模块包括：64/66B编码模块、扰码模块和第一Gearbox模块，其中，

所述64/66B编码模块用于对雷达系统预处理后的32bit数据进行编码，每两个32bit数据组成一个64bit数据，并在数据头部添加2bit同步头，编码为66bit的数据；