[发明专利]可调整分支预测方法和微处理器

说明书

本申请涉及可调整分支预测方法和微处理器。在一个实施例中，一种微处理器包括：预测逻辑，其包括分支预测器，所述分支预测器包括一组多集关联表，各个表与不同长度的分支模式历史相对应；以及控制逻辑，其被配置为提供针对所述预测逻辑的可调整写入策略。

技术领域

本发明通常涉及微处理器，并且具体地涉及微处理器中的分支预测。

背景技术

微处理器如今使用流水线处理方案来操作，由此编程指令被分解为在流水线的多个级中并发执行的步骤。指令通常(例如，编程代码的10-20％)包括分支指令或简单的分支，其中包括无条件分支(例如，始终采取的分支)和条件分支(例如，根据对指定条件的评估而采取或不采取)。直到计算出条件并且条件跳转经过指令流水线中的执行级之前，通常不确定地知道采取还是不采取条件跳转，这可能导致获取下一条指令的延迟。已经开发了分支预测器以试图在流水线的前端猜测条件分支将去向哪个方向(采取、不采取)以及到达哪个目标地址，并且这样改善了整个流水线中的指令流。

在微处理器中常用的一个分支预测器被称为分支目标地址高速缓存(BTAC)。BTAC包括硬件逻辑，该硬件逻辑可以包括使用过去的分支指令行为的全局历史模式来实现对所拾取的分支指令的目标地址的预测。一般而言，用于BTAC的分支预测器可以包括与多个经常用字母表示的、多集关联的高速缓存存储器或边(诸如在BTAC的两个高速缓存存储器的情况下，边A和边B等)相结合使用的多个预测器表。各边可以包括多个路(例如2路、4路等)。用于一些示例BTAC阵列的信息可以在美国专利No.8,832,418和No.7,707,397中找到。对于给定的高速缓存取指(例如，指令高速缓存中的高速缓存行的十六(16)字节取指)，可能存在多于单个的分支指令。对于具有边A和边B的BTAC以及包括两个分支指令的高速缓存取指，可以分别在边A和边B中找到针对这两个分支指令的信息(例如，目标地址、方向等)。

对于条件分支预测，BTAC可以使用标签几何(TAGE)预测器，其包括各自具有不同长度的全局分支历史模式的多个表。学术上对TAGE预测器、并且具体地对基于表的错误预测的更新要采取的推荐动作(例如，写入策略或分配)已经有广泛的著作。然而，由于一些微处理器使用TAGE预测器的硬件实现，因此声称改善性能的推荐在给定的芯片流片(tape-out)之后不容易实现。

发明内容

在一个实施例中，一种微处理器，包括：预测逻辑，其包括分支预测器，所述分支预测器至少包括第一边和第二边，所述第一边和所述第二边各自包括一组多集关联表，所述一组多集关联表中的各表与不同长度的分支模式历史相对应；以及控制逻辑，其被配置为针对预测逻辑提供可调整写入策略。

在检查以下附图和详细描述时，本发明的其它系统、方法、特征和优点对于本领域的技术人员将是明显的或变得明显。所有这样的附加系统、方法、特征和优点旨在被包括在本说明书内、本发明的范围内，并且受所附权利要求的保护。

附图说明

参考以下附图，可以更好地理解本发明的各个方面。不必按比例绘制附图中的组件，而是将重点放在清楚地例示本发明的原理上。此外，在附图中，相同的附图标记在多个视图中表示相应部件。

图1A是示出实现可调整分支预测系统的实施例的微处理器的示例分支单元流水线的框图。

图1B是示出图1A中所示的分支单元流水线的示例前端的示意图。

图2A是示出示例可调整分支预测系统的实施例的示意图。

图2B是示出在图2A的可调整分支预测系统中使用的示例控制逻辑的实施例的示意图。

图2C是示出在图2A的可调整分支预测系统中使用的示例伪随机生成器的实施例的示意图。

图3是示出示例可调整分支预测方法的实施例的流程图。

图4是示出另一示例可调整分支预测方法的实施例的流程图。

具体实施方式