[发明专利]一种抗抖动的高速鉴频器电路

说明书

本发明提供了一种抗抖动的高速鉴频器电路，Q1、Q2、Q3、Q4分别为四个D触发器1、2、3、4的正相输出，Q3B、Q4B为第三D触发器和第四D触发器的反相输出；Q3和Q3B连接至第一与门的两个输入端，Q4和Q4B连接至第二与门的两个输入端；第一与门输出UP信号，第二与门输出DOWN信号；第一D触发器两个输入端分别连接输入数据D i n和振荡输出Do，第二D触发器第一输入端连接振荡输出Do，第二输入端通过延时模块连接输入数据D i n；第三D触发器、第四D触发器的第一输入端分别连接至Q1；第三D触发器、第四D触发器的第二输入端分别连接至Q2。

技术领域

本发明涉及高频模拟集成电路设计技术，尤其涉及一种应用于高频锁相环中的频率检测。

背景技术

鉴频器电路(Frequency Detector)通常与鉴相器电路(Phase Detector PD)一起构成模拟及数字锁相环电路的核心器件，是高速通信收发系统中重要的组成部分。通过在锁相环(PLL)反馈系统中感知振荡电路输出信号的边沿，通过检测振荡电路输出信号边沿与基准时钟信号边沿间的时间差值，产生脉冲信号，通过脉冲信号的宽度调节振荡电路的起振频率，使振荡电路的起振频率与基准时钟频率的某一个倍数相同。从而实现锁相环电路的频率及相位锁定。其整体电路框图如图1所示，鉴频器的输入信号为输入数据或基准时钟信号Din及压控振荡电路的输出信号Do，通过鉴频器将Din,Do信号间的上升沿时间差转换为脉冲信号，该信号控制电荷泵实现电荷的输出与流入，实现电压/电流转换，再通过低通滤波器进行滤波及降噪后作为压控振荡电路的控制信号调节Do的频率及相位。在高速(20Gbps)时钟与数据恢复电路中，当输入数据Din含有较大抖动时，造成鉴频器的检测错误，从而无法实现频率锁定。

发明内容

本发明所要解决的主要技术问题是提供一种抗抖动的高速鉴频器电路，解决了输入数据Din含有较大抖动导鉴频器检测错误，无法进行频率锁定的问题。

为了解决上述的技术问题，本发明提供了一种抗抖动的高速鉴频器电路，由四个D触发器、一个延时电路、2个与门构成；

Q1、Q2、Q3、Q4分别为四个D触发器1、2、3、4的正相输出，Q3B、Q4B为第三D触发器和第四D触发器的反相输出；Q3和Q3B连接至第一与门的两个输入端，Q4和Q4B连接至第二与门的两个输入端；第一与门输出UP信号，第二与门输出DOWN信号；第一D触发器两个输入端分别连接输入数据Din和振荡输出Do，第二D触发器第一输入端连接振荡输出Do，第二输入端通过延时模块连接输入数据Din；第三D触发器、第四D触发器的第一输入端分别连接至Q1；第三D触发器、第四D触发器的第二输入端分别连接至Q2；

当输入数据Din的频率高于振荡输出Do频率时，UP信号为高电平，电荷泵向滤波器提供电流，滤波器输出电压升高，提高振荡电路输出频率；当输入数据Din频率低于振荡输出Do频率时，DOWN信号为高电平，滤波器向电荷泵提供电流，滤波器输出电压降低，降低振荡电路输出频率。

在一较佳实施例中：所述UP信号和DOWN信号不总是处于相反状态。

在一较佳实施例中：当输入数据Din含有较大抖动时，UP信号及DOWN信号同时处于低电平状态。

附图说明

图1为现有技术中包含鉴相器与鉴频器的PLL电路框图；

图2为本发明优选实施例中抗抖动高速鉴频器的电路图；

图3为本发明优选实施例的信号时序图，其中a为输入数据Din含有较大抖动的时序图；b为输入数据没有含有较大抖动的时序图；

图4为本发明优选实施例的仿真结果图。

具体实施方式