[发明专利]微处理器和分支预测控制方法

说明书

本发明提供了微处理器和分支预测控制方法。在一个实施例中，一种微处理器，包括：表，其包括多个边，其中，至少第一边包括具有第一组预测表的第一条件分支预测器，其中，至少第二边包括具有第二组预测表的第二条件分支预测器，其中，所述第二条件分支预测器被配置为基于针对包括所述第二边中的信息的分支指令的预测表命中来提供第一预测，以及其中，所述第一条件分支预测器具有比所述第二条件分支预测器高的复杂度；以及控制逻辑，其中，基于接收到与针对所述分支指令的第一预测相对应的错误预测的指示，所述控制逻辑被配置为将针对所述分支指令的信息写入所述第一边的第一组预测表其中之一。

技术领域

本发明一般涉及微处理器，特别地涉及微处理器中的分支预测。

背景技术

如今的微处理器使用流水线处理方案来操作，由此编程指令被分解成贯穿流水线的多个级并发执行的步骤。指令通常(例如，10～20％的编程代码)包括分支指令或简称为分支，其包括无条件分支(例如，总是被采取的分支)和条件分支(例如，根据对指定条件的评价来采取或不采取)。一般不会确切地知道条件跳转是将被采取、还是将被不采取，直到条件已被计算出并且条件跳转已通过指令流水线中的执行级为止，这可能导致拾取(fetch)下一指令的延迟。已经开发了一种分支预测器，其尝试在流水线的前端处猜测条件分支将朝哪个方向(采取或不采取)前进以及到哪个目标地址，并通过这样做来改进通过流水线的指令流。

在微处理器中常用的一个分支预测器被称为分支目标地址高速缓存(BTAC)。BTAC包括硬件逻辑，该硬件逻辑可以包括使用过去分支指令行为的全局历史模式以实现对所拾取的分支指令的目标地址的预测。一般而言，用于BTAC的分支预测器可以包括与经常用字母表示的多个、多组关联高速缓冲存储器或边(side)(诸如在BTAC的两个高速缓冲存储器的情况下，边A和B等)相结合使用的多个预测器表。各边可以包括多个路(例如2路、4路等)。用于一些示例BTAC阵列的信息可以在美国专利No.8,832,418和No.7,707,397中找到，在与当前公开内容一致的程度上通过引用将其并入这里。对于给定的高速缓存取指(fetch)(例如，指令高速缓存中的高速缓存行的十六(16)字节取指)，可能存在多于单个分支指令。对于具有边A和边B的BTAC以及包括两个分支指令的高速缓存取指，可以分别在边A和边B中找到针对这两个分支指令的信息(例如，目标地址、方向等)。然而，尽管不常发生，但在给定的高速缓存取指中可能存在多于两个(例如，三个)分支指令，并且微处理器的预测逻辑应该能够在没有不适当延迟且与分支指令的复杂度无关的情况下有效率地处理在单个高速缓存行取指中遇到的这些多个分支指令。

发明内容

在一个实施例中，一种微处理器，包括：表，其包括多个边，其中，至少第一边包括具有第一组预测表的第一条件分支预测器，其中，至少第二边包括具有第二组预测表的第二条件分支预测器，其中，所述第二条件分支预测器被配置为基于针对包括所述第二边中的信息的分支指令的预测表命中来提供第一预测，以及其中，所述第一条件分支预测器具有比所述第二条件分支预测器高的复杂度；以及控制逻辑，其中，基于接收到与针对所述分支指令的第一预测相对应的错误预测的指示，所述控制逻辑被配置为将针对所述分支指令的信息写入所述第一边的第一组预测表其中之一。

通过审查以下附图和详细描述，本发明的其它系统、方法、特征和优点对于本领域技术人员将是或者将变得明显。所有这些附加系统、方法、特征和优点旨在包括在本说明书内、在本发明的范围内，并且受到所附权利要求的保护。

附图说明

参考以下附图，可以更好地理解本发明的各个方面。不必按比例绘制附图中的组件，而是将重点放在清楚地例示本发明的原理上。此外，在附图中，相同的附图标记在多个视图中表示相应部件。

图1A是示出实现分支预测控制系统的实施例的微处理器所用的示例分支单元流水线的框图。

图1B是示出图1A中所示的分支单元流水线的示例前端的示意图。

图2A是示出示例分支预测控制系统的实施例的示意图。