[发明专利]面向卷积神经网络的DSP紧缩字乘法方法及系统在审
| 申请号： | 202110802058.8 | 申请日： | 2021-07-15 |
| 公开（公告）号： | CN113568597A | 公开（公告）日： | 2021-10-29 |
| 发明（设计）人： | 莫志文;杜培栋;郭梦原;王琴;景乃锋 | 申请（专利权）人： | 上海交通大学 |
| 主分类号： | G06F7/544 | 分类号： | G06F7/544;G06F17/15;G06N3/04;G06N3/063;G06F15/78 |
| 代理公司： | 上海汉声知识产权代理有限公司 31236 | 代理人： | 胡晶 |
| 地址： | 200240 *** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 面向 卷积 神经网络 dsp 紧缩 乘法 方法 系统 | ||
1.一种面向卷积神经网络的DSP紧缩字乘法方法，其特征在于，所述方法包括如下步骤：
步骤S1：将乘累加单元的四个输入，两个权重和两个输入激活值通过移位-加法模块分别打包；
步骤S2：以紧缩字的形式作为DSP的操作数；
步骤S3：使用DSP同时完成乘法操作；
步骤S4：从DSP的输出结果中提取乘法操作的计算结果，完成卷积乘累加后的四个部分和；将部分和作进一步的累加操作，完成完整的卷积运算。
2.根据权利要求1所述的面向卷积神经网络的DSP紧缩字乘法方法，其特征在于，所述步骤S1中权重为两个4bits，输入激活值为两个4bits。
3.根据权利要求1所述的面向卷积神经网络的DSP紧缩字乘法方法，其特征在于，所述步骤S2中操作数的个数为两个。
4.根据权利要求1所述的面向卷积神经网络的DSP紧缩字乘法方法，其特征在于，所述步骤S3中使用一个DSP完成四个乘法操作。
5.根据权利要求1所述的面向卷积神经网络的DSP紧缩字乘法方法，其特征在于，所述方法用于实现卷积神经网络中乘累加运算在FPGA上的高效映射；同一个输入激活值需要和两个不同的权重相乘，视为输出通道并行，且并行度为2；同一个权重需要和两个不同的激活值相乘，视为卷积窗并行，并行度也为2。
6.根据权利要求1所述的面向卷积神经网络的DSP紧缩字乘法方法，其特征在于，每个乘法的计算结果在紧缩字乘积中占11bits，在完成多次乘累加操作后再进行计算结果的提取。
7.一种面向卷积神经网络的DSP紧缩字乘法系统，其特征在于，所述系统包括如下模块：
模块M1：将权重和输入激活值分别打包；
模块M2：以紧缩字的形式作为DSP的操作数；
模块M3：使用DSP同时完成乘法操作；
模块M4：乘法操作的计算结果由DSP的输出结果中提取。
8.根据权利要求7所述的面向卷积神经网络的DSP紧缩字乘法系统，其特征在于，所述模块M1中权重为两个4bits，输入激活值为两个4bits；
所述模块M2中操作数的个数为两个；
所述模块M3中使用一个DSP完成四个乘法操作。
9.根据权利要求7所述的面向卷积神经网络的DSP紧缩字乘法系统，其特征在于，所述系统用于实现卷积神经网络中乘累加运算在FPGA上的高效映射；同一个输入激活值需要和两个不同的权重相乘，视为输出通道并行，且并行度为2；同一个权重需要和两个不同的激活值相乘，视为卷积窗并行，并行度也为2。
10.根据权利要求1所述的面向卷积神经网络的DSP紧缩字乘法系统，其特征在于，每个乘法的计算结果在紧缩字乘积中占11bits，在完成多次乘累加操作后再进行计算结果的提取。
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