[发明专利]基于可重构技术的同态加密系统及同态加密执行方法

说明书

本发明涉及基于可重构技术的同态加密系统及同态加密执行方法，属于加密算法设计领域。本发明包括主控单元、执行单元、运算阵列和存储单元；执行单元包括加密控制器、同态运算控制器和解密控制器；运算阵列包括数论变换模块、四舍五入取整除法模块和多项式环上的模运算模块；存储单元包括中间结果存储器、源数据缓冲区和结果数据缓冲区；主控单元控制整个系统流程；执行单元驱动运算阵列进行重构；运算阵列对数据进行运算处理；存储单元对数据进行存储。本发明旨在通过利用可重构技术来实现同态加密算法，以期在满足算法所需的较高性能的同时，为同态加密算法的实现提供一定的灵活性。

技术领域

本发明涉及加密算法设计领域，具体涉及一种基于可重构技术的同态加密系统及同态加密执行方法。

背景技术

自全同态加密(Fully Homomorphic Encryption，FHE)的数学方案被提出之后，出现了不少的实现方案，也为同态加密算法方案的性能提供了较为实际的评估。尽管某些新提出的方案很大程度上提升了实现方案的性能，但是对于应用到现实生活中来讲，其成本和开销仍旧是不可接受的。除了在同态加密方面的论文当中提及到的软件实现方案，目前的公开可用的同态加密软件算法库有IBM开发的HElib、微软开发的SEAL等等多个算法库，这些算法库所支持的同态加密方案包括BGV、CKKS和BFV等多个基于环错误学习(RingLearning With Errors,RLWE)问题的方案，也对Bootstrapping、Relinearization和Modulus Switching等复杂的密文刷新算法提供了软件实现。虽然这些软件实现方案较为完整地实现了各类同态加密算法方案，并为实际的应用提供了较多的参数选择，但是离现实的应用场景所需的目标性能仍然有实质性的差距。因此研究者们也在尝试在硬件平台上对同态加密方案进行实现，这些平台主要包括图像处理单元(Graphics Processing Unit,GPU)，专用集成电路(Application Specific Integrated Circuit，ASIC)和现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)。

由于基于RLWE问题的算法方案的主要瓶颈在于多项式乘法，所以大多数硬件的实现方案都着重于对多项式乘法的优化，并且通过实现某个独立算法步骤来对优化的效果进行评估，资源利用率较低；而且目前的硬件实现方案都是对固定算法的实现，不支持对要执行算法的配置，并不具备软件实现方案的灵活性。

发明内容

发明目的：本发明提出基于可重构技术的同态加密系统，并进一步提出一种基于上述加密系统的加密方法，以解决现有技术存在的上述问题。

技术方案：第一方面，提出基于可重构技术的同态加密系统，该系统包括输入单元、主控单元、执行单元、运算阵列、存储单元、输出单元，其中输入单元用于输入加密指令；主控单元负责控制整个同态加密算法的流程和数据的输入输出，执行单元负责根据配置信息对运算阵列进行重构来实现同态加密中各个阶段的算法，运算阵列可实现数论变换、四舍五入取整除法和多项式环上的模运算，负责对具体数据进行处理，存储单元负责存储同态加密算法的初始明文，中间结果密文和同态运算后解密得到的明文；输出单元根据主控单元的输出指令输出加密数据。

在第一方面的优选实施例中，主控单元负责控制整个算法流程，其中所需的初始信息包括私钥sk、公钥pk、输入源数据的个数n和要执行的算法S，其中私钥和公钥均为多项式环上的元素，要执行的算法支持加法和乘法的组合。

在第一方面的优选实施例中，执行单元包括执行同态加密算法流程所需的三个控制器：加密控制器、同态运算控制器和解密控制器，而这三个控制器在算法的不同阶段控制运算阵列当中的运算模块，以实现各步骤的运算。

加密控制器将从源数据缓冲器输入的编码后的源数据和加密所需的噪声分发到运算阵列进行加密；同态运算控制器驱动运算阵列按序对密文进行同态乘法和同态加法运算，并将运算后的结果输出至中间结果存储器并将结束信号发送至主控单元；解密控制器驱动运算阵列对同态运算之后的结果进行解密。