[发明专利]一种快速响应无外接电容型线性稳压器

权利要求书

1.一种快速响应无外接电容型线性稳压器，包括偏置电路、输出电流调整环路、功率级和输出电压确定环路；

所述偏置电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第一偏置电流Iref；

第一偏置电流Iref流入端接电源，流出端接第一NMOS管MN1的漏极；

第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12构成共源共栅NMOS电流镜，第一NMOS管MN1、第三NMOS管MN3、第九NMOS管MN9、第十一NMOS管MN11栅极共同接到第一NMOS管MN1的漏极；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连，第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，第三NMOS管MN3的漏极与第二PMOS管MP2的漏极相连，第九NMOS管MN9的源极与第十NMOS管MN10的漏极相连，第九NMOS管MN9的漏极与第十PMOS管MP10漏极相连，第十一NMOS管MN11的源极与第十二NMOS管MN12的漏极相连，第十一NMOS管MN11的漏极与第十二PMOS管MP12的漏极相连；第二NMOS管MN2、第四NMOS管MN4、第十NMOS管MN10、第十二NMOS管MN12栅极共同接到第二NMOS管MN2的漏极，第二NMOS管MN2、第四NMOS管MN4、第十NMOS管MN10、第十二NMOS管MN12源极共同接地；

第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6共同构成共源共栅PMOS电流镜，第一PMOS管MP1、第三PMOS管MP3、第五PMOS管MP5栅极共同接到第一PMOS管MP1的漏极，源极共同接到地，第二PMOS管MP2、第四PMOS管MP4、第六PMOS管MP6栅极共同接到第二PMOS管MP2的漏极；第二PMOS管MP2的源极与第一PMOS管MP1的漏极相连，第四PMOS管MP4的源极与第三PMOS管MP3的漏极相连，第四PMOS管MP4的漏极与第五NMOS管MN5的漏极相连，第六PMOS管MP6源极与第五PMOS管MP5的漏极相连，第六PMOS管MP6漏极与第七NMOS管MN7的漏极相连；

第五NMOS管MN5、第六NMOS管MN6采用二极管连接形式，其中第五NMOS管MN5的栅漏电压作第一偏置电压Vn1，第六NMOS管MN6的漏极与第五NMOS管MN5的源极相连，第六NMOS管MN6的源极接到地；

第七NMOS管MN7、第八NMOS管MN8采用二极管连接形式，其中第七NMOS管MN7的栅漏电压作第二偏置电压Vn2，第八NMOS管MN8的漏极与第七NMOS管MN7的源极相连，第八NMOS管MN8源极接到地；

第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10的栅极共同接到第十PMOS管MP10的漏极，第七PMOS管MP7的源极接到电源，第七PMOS管MP7漏极与第八PMOS管MP8的源极相连，第九PMOS管MP9的源极与第八PMOS管MP8的漏极相连，第九PMOS管MP9漏极与第十PMOS管MP10的源极相连，第十PMOS管MP10的栅漏电压作第三偏置电压Vp1；

第十一PMOS管MP11、第十二PMOS管MP12采用二极管连接形式，其中第十一PMOS管MP11的源极接到电源(AVDD)，第十一PMOS管MP11的漏极与第十二PMOS管MP12的源极相连，第十二PMOS管MP12的栅漏电压作第四偏置电压Vp2；

所述输出电流调整环路包括第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十九PMOS管MP19、第二十PMOS管MP20、第二电容C2、第三电容C3、第四电容C4和功率级；

第十三NMOS管MN13、第十四NMOS管MN14、第十六NMOS管MN16、第十七NMOS管MN17构成共源共栅NMOS电流镜；第十四NMOS管MN14和第十六NMOS管MN16的源极均接地、栅极共同接到第十三NMOS管MN13的漏极；第十三NMOS管MN13的源极和第十四NMOS管MN14的漏极相连，第十七NMOS管MN17的源极和第十六NMOS管MN16的漏极相连，第十三NMOS管MN13和第十七NMOS管MN17的栅极共同接到第一偏置电压Vn1；

第十三PMOS管MP13、第十四PMOS管MP14、第十六PMOS管MP16、第十七PMOS管MP17构成共源共栅PMOS电流镜；第十三PMOS管MP13和第十六PMOS管MP16的源极都接到电源、栅级共同接到第十四PMOS管MP14的漏极；第十四PMOS管MP14的源极和第十三PMOS管MP13的漏极相连，第十七PMOS管MP17的源极和第十六PMOS管MP16的漏极相连，第十四PMOS管MP14和第十七PMOS管MP17的栅极共同接到第三偏置电压Vp1；

第十五NMOS管MN15和第十五PMOS管MP15构成浮动电流源；第十五NMOS管MN15的源极和第十五PMOS管MP15的漏极相连、共同连接到第十三NMOS管MN13的漏极；第十五NMOS管MN15的漏极和第十五PMOS管MP15的源极相连、共同连接到第十四PMOS管MP14的漏极；第十五NMOS管MN15的栅极接第二偏置电压Vn2，第十五PMOS管MP15接第四偏置电压Vp2；

第十八NMOS管MN18和第十八PMOS管MP18构成浮动电压源；第十八NMOS管MN18的源极和第十八PMOS管MP18的漏极相连、共同连接到第十七NMOS管MN17的漏极；第十八NMOS管MN18的漏极和第十八PMOS管MP18的源极相连、共同连接到第十七PMOS管MP17的漏极；第十八NMOS管MN18的栅极接第二偏置电压Vn2，第十八PMOS管MP18接第四偏置电压Vp2；

第十九NMOS管MN19和第十九PMOS管MP19构成Class-AB输出级；第十九NMOS管MN19的源极接地，其栅极接第十七NMOS管MN17的漏极；第十九PMOS管MP19的源极接电源，其栅极接第五PMOS管MP15的漏极；第十九NMOS管MN19和第十九PMOS管MP19的漏极相连、共同接到第一NMOS功率管Mpass1的栅极；

第二电容C2接在输出点和第十九PMOS管MP19的栅极之间，第三电容C3接在输出端和第十九NMOS管MN19的栅极之间；第四电容C4接在输出端和地之间；

所述功率级包括第一NMOS功率管Mpass1、第一PMOS功率管Mpass2、第一电容C1、第一电阻R1；

第一电容C1接在第一NMOS功率管Mpass1的栅极和电源之间；第一电阻R1一端接到电源，另一端与第一NMOS功率管Mpass1的漏极相连、共同接到第一PMOS功率管Mpass2的栅极；第一PMOS功率管Mpass2源极接到电源，其漏极与第一NMOS功率管Mpass1的源极相连，共同接到输出端(Vout)；

所述输出电压确定环路由第二十NMOS管MN20、第二十一NMOS管MN21、第二十PMOS管MP20、第二十一PMOS管MP21和参考电压Vref组成；第二十NMOS管MN20和第二十一NMOS管MN21的源极均接地、栅极连在一起共同接到第二NMOS管MN2的栅极；第二十PMOS管MP20和第二十一PMOS管MP21的栅连在一起共同接到第二十一PMOS管MP21的漏极；第二十PMOS管MP20的源极接输出端，其漏极和第二十NMOS管MN20相连，并共同接到第十七NMOS管MN17的源极；第二十一PMOS管MP21的漏极和第二十一NMOS管MN21的漏极相连，其源极接参考电压Vref。