[发明专利]微处理器和分支处理方法

权利要求书

1.一种微处理器，包括：

两个分支执行单元，其被配置为每个时钟周期执行两个分支；

写入逻辑，其被配置为从至少所述两个分支执行单元接收信息；

第一写入队列和第二写入队列，所述写入逻辑被配置为基于所述信息在每个时钟周期将两个更新写入到相应的所述第一写入队列和所述第二写入队列；以及

第一预测器，其包括多个表，所述多个表被配置为针对每次指令高速缓存拾取而预测多个分支，所述第一预测器包括第一单个写入或读取/写入端口；

其中，所述第一写入队列被配置为针对单个时钟周期将多达两个更新写入到分开的表中，并且在存在预期写入冲突的情况下，针对单个时钟周期写入单个更新。

2.根据权利要求1所述的微处理器，还包括第二预测器，所述第二预测器包括多个表，所述第二预测器包括第二单个写入或读取/写入端口，其中，所述第二写入队列被配置为针对单个时钟周期将多达两个更新写入到分开的表中，并且在存在预期写入冲突的情况下，针对单个时钟周期写入单个更新。

3.根据权利要求2所述的微处理器，其中，所述第一预测器包括分支目标地址高速缓存即BATC，并且所述第二预测器包括标签几何长度预测器即TAGE预测器。

4.根据权利要求2所述的微处理器，其中，所述第一写入队列和所述第二写入队列各自被配置为基于更新机会来写入更新。

5.根据权利要求4所述的微处理器，其中，所述更新机会包括对所述第一预测器、或者所述第二预测器、或者所述第一预测器和所述第二预测器的相应表的写入的可用性。

6.根据权利要求4所述的微处理器，其中，所述更新机会包括所述第一写入队列和所述第二写入队列中的一个或多个为满的时候。

7.根据权利要求4所述的微处理器，其中，所述更新机会包括在所述第一写入队列和所述第二写入队列中的一个或多个中超过了预定待决性。

8.根据权利要求2所述的微处理器，其中，在存在所述预期写入冲突的情况下，相对于较新的误预测的分支指令，更新较旧的误预测的分支指令。

9.根据权利要求2所述的微处理器，还包括位于所述两个分支执行单元上游的分支顺序表即BOT，所述写入逻辑被配置为还从所述BOT接收所述信息。

10.根据权利要求2所述的微处理器，其中，所述更新包括目标信息和对一个或多个计数器的改变中的一项或多项。

11.一种分支处理方法，包括：

从至少两个分支执行单元接收信息；

基于所述信息在每个时钟周期将两个更新写入到相应的第一写入队列和第二写入队列；以及

从所述第一写入队列在每个时钟周期将多达两个更新写入到第一预测器的多个表中，并且在存在预期写入冲突的情况下，针对单个时钟周期写入单个更新，所述第一预测器包括单个写入或读取/写入端口。

12.根据权利要求11所述的分支处理方法，还包括：从所述第二写入队列针对单个时钟周期将多达两个更新写入到第二预测器的多个表中，并且在存在预期写入冲突的情况下，针对单个时钟周期写入单个更新，所述第二预测器包括第二单个写入或读取/写入端口。

13.根据权利要求12所述的分支处理方法，其中，所述第一预测器包括分支目标地址高速缓存即BATC，并且所述第二预测器包括标签几何长度预测器即TAGE预测器。

14.根据权利要求12所述的分支处理方法，还包括基于更新机会从所述第一写入队列和所述第二写入队列进行更新。