[发明专利]半导体结构及其制备方法

说明书

本发明涉及一种半导体结构及其制备方法，包括：提供基底，所述基底中形成有浅槽隔离结构，浅槽隔离结构于基底内隔离出若干个间隔排布的有源区；于基底上形成图形化掩膜结构；图形化掩膜结构包括自基底向上依次层叠的第一掩膜层及第二掩膜层；进行刻蚀工艺，以使第一掩膜层的侧壁内凹；基于图形化掩膜结构对基底进行图形化处理，以于基底内形成暴露出有源区的位线接触孔；于位线接触孔中形成位线接触结构。在形成构成位线接触结构的位线接触材料时，第一掩膜层的侧壁内凹延迟了位线接触材料在第一掩膜层位置的“封口”时间，使得位线接触材料(位线接触结构)中不会形成空洞或缝隙。

技术领域

本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

典型的位线接触孔的掩膜图形结构是由多层不同材料构成的图形化掩膜层堆叠而成的，在位线接触孔中沉积位线接触材料层时，由于位线接触材料在不同材质构成的掩膜层上的沉积速率不同，会出现位线接触材料在位线接触孔中间位置提前“封口”而形成具有空洞或缝隙的位线接触材料层，进而得到具有空洞或缝隙的位线接触结构，而空洞或缝隙的存在会影响位线接触结构的电阻，进而影响位线结构的导电电阻，如何消除位线接触结构中的空洞或缝隙成为亟需解决的问题。

发明内容

本申请实施例提供了一种半导体结构及其制备方法，可以优化位线接触结构，消除位线接触结构中的空洞或缝隙。

一种半导体结构的制备方法，包括：

提供基底，所述基底中形成有浅槽隔离结构，浅槽隔离结构于基底内隔离出若干个间隔排布的有源区；

于基底上形成图形化掩膜结构；图形化掩膜结构包括自基底向上依次层叠的第一掩膜层及第二掩膜层；

进行刻蚀工艺，以使第一掩膜层的侧壁内凹；

基于图形化掩膜结构对基底进行图形化处理，以于基底内形成暴露出有源区的位线接触孔；

于位线接触孔中形成位线接触结构。

在其中一个实施例中，刻蚀工艺包括横向刻蚀工艺。

在其中一个实施例中，刻蚀工艺的刻蚀气体至少包括氯气、溴化氢气体及六氟化硫气体中的一种。

在其中一个实施例中，刻蚀工艺的解离功率为300瓦～400瓦。

在其中一个实施例中，位线接触结构与第一掩膜层的材料均为多晶硅。

在其中一个实施例中，于基底上形成图形化掩膜结构的步骤包括：

于基底上形成刻蚀停止层；

于刻蚀停止层的上表面形成图形化掩膜结构。

在其中一个实施例中，刻蚀工艺刻蚀第一掩膜层的刻蚀速率与刻蚀所述刻蚀停止层的刻蚀速率的比值不小于15。

在其中一个实施例中，位线接触孔贯穿刻蚀停止层且延伸至有源区内。

在其中一个实施例中，于刻蚀停止层的上表面形成图形化掩膜结构的步骤包括：

于基底上依次形成第一掩膜材料层和第二掩膜材料层；

于第二掩膜材料层上形成第一图形化掩膜层；

基于第一图形化掩膜层对第二掩膜材料层进行图形化处理，以得到第二掩膜层；

基于第二掩膜层对第一掩膜材料层进行图形化处理，以得到第一掩膜层。

在其中一个实施例中，采用干法刻蚀工艺基于第二掩膜层对第一掩膜材料层进行图形化处理，以得到第一掩膜层。

在其中一个实施例中，干法刻蚀工艺的解离功率为600瓦～700瓦，干法刻蚀工艺的偏压功率为200瓦～300瓦。