[发明专利]基于开关电容的层间介质空洞故障测试结构及测试方法

说明书

一种基于开关电容的层间介质空洞故障测试结构及测试方法，属于高密度集成电路测试领域。本发明针对层间介质空洞故障检测精度低并不适用于大规模芯片测试的问题。包括CP控制单元和测试单元；测试单元包括测试电容和四个传输门开关，CP控制单元控制测试单元中四个传输门开关的断开与闭合；一号传输门开关的一端连接电源VD，另一端连接集成电路上待测逻辑门的测试输入端；三号传输门开关的一端接地，另一端连接待测逻辑门的测试输入端；二号传输门开关的一端连接待测逻辑门的测试输入端，另一端连接测试电容的一端，测试电容的另一端接地；四号传输门开关的一端连接测试电容的一端，四号传输门开关的另一端接地。本发明用于介质空洞故障测试。

技术领域

本发明涉及基于开关电容的层间介质空洞故障测试结构及测试方法，属于高密度集成电路测试领域。

背景技术

如今，基于硅通孔的三维集成电路以优越的电学性能成为了超越摩尔定律的主要方案。然而，硅通孔的体积和对晶片对准精度的高要求限制了器件的集成度。目前，单片三维集成电路(Monolithic Three-dimensional Integrated Circuits，M3D ICs)正受到广泛关注。与基于TSV的三维集成电路相比，单片三维集成电路可以显著减少芯片面积并提升电路性能。但是高集成密度和层间介质厚度的大幅度缩减使得M3D集成电路极易在键合过程中出现层间介质(Inter-layer Dielectric，ILD)缺陷。层间介质缺陷将影响功能电路的时序特性、降低M3D电路的装配良率。

虽然采用相关技术可以减少层间介质缺陷的产生，但由于纳米技术的工艺限制，不可能完全抑制所有键合缺陷的产生。因此，只能通过故障检测方法有效隔离键合故障，进而提升M3D集成电路的良产率。

ILD缺陷通常可归因于空洞、分层和外来粒子。其中，nm级空洞的产生最难控制，键合界面粗糙度的微小变化都很容易导致层间介质内部发生空洞故障。针对M3D集成电路的层间介质空洞故障，目前主要通过不同种类的显微镜进行故障检测；但是，这类方法存在着一些局限性。一方面，检测精度受多种条件制约；另一方面，基于显微镜的故障检测方法无法应用于大规模的芯片测试中。因此，建立一种高效、准确的层间介质空洞故障检测方法至关重要，这有利于提高M3D集成电路的良产率、保障功能电路的可靠性。

发明内容

针对现有M3D集成电路的层间介质空洞故障采用显微镜进行检测，检测精度受多种条件制约且并不适用于大规模芯片测试的问题，本发明提供一种基于开关电容的层间介质空洞故障测试结构及测试方法。

本发明的一种基于开关电容的层间介质空洞故障测试结构，包括CP控制单元和多个测试单元；

每个测试单元包括测试电容和四个传输门开关，

CP控制单元用于控制每个测试单元中四个传输门开关的断开与闭合；

一号传输门开关的一端连接电源VD，另一端连接集成电路上所有待测逻辑门的测试输入端；三号传输门开关的一端接地，另一端连接所有待测逻辑门的测试输入端；二号传输门开关的一端连接所有待测逻辑门的测试输入端，另一端连接测试电容的一端，测试电容的另一端接地；四号传输门开关的一端连接测试电容的一端，四号传输门开关的另一端接地。

根据本发明的基于开关电容的层间介质空洞故障测试结构，所述集成电路上按数量将逻辑门分组，每个测试单元测试一个组内的所有待测逻辑门。

本发明还提供了一种基于开关电容的层间介质空洞故障测试方法，基于所述的基于开关电容的层间介质空洞故障测试结构实现，

每个测试单元实现空洞故障测试的方法相同；

在每个测试单元中，采用CP控制单元控制一号传输门和二号传输门断开，三号传输门和四号传输门闭合，使所有待测逻辑门及测试电容接地，进行充分放电；放电结束后，CP控制单元控制三号传输门和四号传输门断开；