[发明专利]一种基于处理器流水线分析的时间和时序校准方法及装置

说明书

本公开涉及一种基于处理器流水线分析的时间和时序校准方法及装置，该方法包括：识别仿真运行程序的多个基本块；根据处理器流水线，分析各基本块的第一执行时间，多个基本块的第一执行时间形成执行时间查询表；将仿真运行程序装载至预设仿真器，每当仿真器执行完成一条指令时，根据最新完成的当前指令和时间更新操作更新仿真器执行的逻辑时间，该时间更新操作包括：记录程序执行轨迹；确定与程序执行轨迹相匹配的基本块，并按照程序执行轨迹将确定的匹配基本块排列为基本块序列；根据执行时间查询表确定基本块序列对应的执行时间序列；基于执行时间序列确定仿真器执行的逻辑时间。本公开能够降低仿真时间与实际时间之间的计时误差。

技术领域

本公开涉及计算机技术领域，尤其涉及一种基于处理器流水线分析的时间和时序校准方法及装置。

背景技术

基于仿真虚拟环境的嵌入式系统设计与开发，是一种全新的敏捷开发模式，能在脱离物理硬件的虚拟平台上，有效支持系统设计人员进行系统定义、设计评估、软件开发、测试验证、集成和部署。

在全数字计算机仿真系统中，保证仿真系统的时间和时序关系与实际系统一致是一个重大挑战。在现有的仿真虚拟环境中，缺乏可以依赖的时间基准，例如硬件晶振。同时，仿真过程中，运行时间被极大的延缓，不同指令由于仿真步骤不同，时间延缓步长也有较大差异。因此，无法直接将主机时间作为仿真时间的基准，如何保证仿真时间与时序的一致性已经成为全数字仿真验证的关键技术。

传统的全数字仿真系统利用指令集架构手册给出的指令执行周期作为计时基准，也就是说将执行轨迹上每条指令执行的周期累加起来，形成当前系统的时间基准。但是这种方式获得的时间与实际系统时间之间具有较大偏差；根据试验结果，这种方式获取的时间与实际时间之间相差至少2倍以上，计时误差极大。

发明内容

为了解决上述技术问题或者至少部分地解决上述技术问题，本公开提供了一种基于处理器流水线分析的时间和时序校准方法及装置。

本公开提供了一种基于处理器流水线分析的时间和时序校准方法，包括：

识别仿真运行程序的多个基本块；根据处理器流水线，分析各所述基本块中第一条指令的取指时间和最后一条指令的写回时间，并根据分析的时间确定各所述基本块的第一执行时间；其中，多个所述基本块的第一执行时间形成执行时间查询表；将所述仿真运行程序装载至预设仿真器，并通过所述仿真器执行所述仿真运行程序中的指令；每当所述仿真器执行完成一条指令时，根据最新完成的当前指令和预设的时间更新操作，更新所述仿真器执行的逻辑时间；其中，所述时间更新操作包括：

记录所述仿真器执行完所述当前指令时的程序执行轨迹；从多个所述基本块中，确定至少一个与所述程序执行轨迹相匹配的基本块，按照所述程序执行轨迹将确定的匹配基本块排列为基本块序列；根据所述执行时间查询表确定所述基本块序列对应的执行时间序列；基于所述执行时间序列确定所述仿真器执行的逻辑时间。

可选的，所述基于所述执行时间序列确定所述仿真器执行的逻辑时间，包括：

获取所述基本块序列中排列在最后的末端基本块，所述末端基本块的最后一条指令为所述当前指令；根据所述末端基本块中第一条指令的取指时间和所述当前指令的写回时间，确定所述末端基本块的第二执行时间；基于所述执行时间序列和所述第二执行时间确定所述仿真器执行的逻辑时间。

可选的，所述基于所述执行时间序列和所述第二执行时间确定所述仿真器执行的逻辑时间，包括：

获取所述执行时间序列中，除所述末端基本块之外的其他各个基本块的第一执行时间；将其他各个基本块的第一执行时间与所述末端基本块的第二执行时间之间的时间之和，确定为所述仿真器执行的逻辑时间。

可选的，所述根据处理器流水线，分析各所述基本块中第一条指令的取指时间和最后一条指令的写回时间，包括：