[发明专利]格雷码计数器电路

说明书

本申请公开了一种格雷码计数器电路，通过逻辑电路或触发器搭建格雷码输出单元，多个格雷码输出单元构成格雷码计数器电路。相较于传统格雷码计数器电路，本申请提供的格雷码计数器电路无需先搭建二进制计数器再通过逻辑电路转换成格雷码格式，电路功耗较小，电路所包含元件较少，电路结构较为简单。

技术领域

本申请涉及电路技术领域，尤其涉及一种格雷码计数器电路。

背景技术

格雷码是一种循环二进制码或者叫作反射二进制码，格雷码是从一个数变为相邻的一个数时，只有一个数据位发生跳变，基于该特点，在通过异步时钟采集计数结果时能够避免二进制编码计数组合电路多位同时翻转造成出错的可能性，可以避免电路中出现的亚稳态，使得电路能以较少的错误在较高的速度下工作，提高系统的抗干扰能力。

格雷码计数器电路是数字电路中常用的基本电路之一，格雷码常用于通信，FIFO或者RAM地址寻址计数器中，传统的格雷计数器做法是先搭建二进制计数器，再通过异或门编码成格雷码格式，由于编码过程中会产生毛刺，故最终输出还需通过D触发器对编码后的格雷码进行采样。每个D触发器单元均工作在输入最高频率下，电路需要消耗较大的功耗。

发明内容

有鉴于此，本申请提供了一种格雷码计数器电路，直接进行格雷码计数，无需通过逻辑电路对二进制编码进行转换，电路功耗较小。

为了解决上述技术问题，本申请采用了如下技术方案：

本申请的提供了一种格雷码计数器电路，所述格雷码计数器电路包括：

N个输出单元用于输出N位格雷码，其中，N为正整数；

所述N个输出单元包括第一输出单元至第N输出单元；

第一输出单元，包括：

第一触发器和第二触发器，所述第一触发器时钟端连接时钟信号，所述第二触发器的时钟端连接所述第一触发器反相输出端；

第二输出单元，包括：

第一与门，所述第一与门的第一输入端连接所述第一触发器的正相输出端，所述第一与门的第二输入端连接所述第二触发器的正相输出端；

第三触发器，所述第三触发器的时钟端连接所述第一与门输出端；

第三输出单元，包括：

第一反相器，所述第一反相器的输入端连接第二触发器的正相输出端；

第二与门，所述第二与门的第一输入端连接所述第一触发器的正相输出端，所述第二与门的第二输入端连接所述第三触发器的正相输出端，所述第二与门的第三输入端连接所述第一反相器的输出端；

第四触发器，所述第四触发器的时钟端连接第二与门的输出端；

第M输出单元，其中4≤M≤N且M为正整数，包括：

第M-3时钟控制单元，所述第M-3时钟控制单元的输入端连接触发器输出端；

第M-1与门，所述第M-1与门的第一输入端连接所述第一触发器的正相输出端，所述第M-1与门的第二输入端连接所述第M触发器的正相输出端，所述第M-1与门的第三输入端连接所述第M-3时钟控制单元的输出端；

第M+1触发器，所述第M+1触发器的时钟端连接第M-1与门的输出端；

所述每一个触发器的反相输出端连接触发器自身的数据端。

优选地，所述第M输出单元包括第M-3时钟控制单元，所述第M-3时钟控制单元的输入端连接触发器输出端，所述第M-1与门的第三输入端连接所述第M-3时钟控制单元的输出端，包括：所述第M输出单元包括第M-3或非门，所述第M-3或非门的输入端连接所述第二触发器至第M-1触发器的正相输出端，所述第M-1与门的第三输入端连接所述第M-3或非门的输出端。