[发明专利]降低CMOS器件漏电的方法

说明书

本发明提供了一种降低CMOS器件漏电的方法，包括：提供衬底，所述衬底含有硅；在所述衬底上形成浮栅；从所述浮栅的两侧向所述浮栅的底部的所述衬底内注入氧原子，形成氧原子区；对所述衬底进行退火工艺，使得所述氧原子区的硅变成二氧化硅，以形成沟道电流阻挡结构；在所述浮栅的两侧的衬底内形成N型阱区，所述沟道电流阻挡结构阻挡沟道击穿时产生的电流。如果CMOS器件的N型阱区之间产生沟道击穿电流，本发明的沟道电流阻挡结构能阻挡沟道击穿产生的电流，并且，相比于现有技术，本发明的沟道电流阻挡结构由二氧化硅组成，相对于PN结，阻挡沟道击穿电流的效果更好，即阻挡漏电流的效果更好。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种降低CMOS器件漏电的方法。

背景技术

CMOS（互补金属氧化物半导体）是指用于制造集成电路的硅技术。CMOS技术被用在微处理器、微控制器、静态RAM和其它数字逻辑电路中，CMOS技术还被用于多种模拟电路，例如图像传感器(CMOS传感器)、数据转换器以及用于许多通信类型的高度集成的收发器。

随着半导体技术的发展，CMOS器件尺寸不断缩小，漏电流随之增加，导致CMOS器件关态性能变差，静态功耗增加。因此，需要降低CMOS器件的漏电流。降低CMOS器件的漏电流成为一个永恒的课题，图1为现有技术的CMOS器件的结构示意图，其为短沟道CMOS器件的示意图。其可能出现6种漏电流情况，I1为反偏PN 结漏电流，I2为亚阈值漏电流，I3为栅氧隧穿漏电流，I4为因热载流子注入导致的栅极漏电流，I5为栅诱导漏极泄漏电流，I6为沟道击穿（punchthrough）的漏电流。其中，为了减小沟道击穿（punchthrough）的漏电流的大小，现有技术一般采用retrograde wells and halo implant（逆行井与光环植入术）技术，来减小源漏极与N型阱区（well）之间耗尽区宽度，增加有效沟道长度，从而减小沟道击穿的漏电流。但是，现有技术的方法减小沟道击穿（punchthrough）的漏电流的效果还是有限。

发明内容

本发明的目的在于提供一种降低CMOS器件漏电的方法，可以很明显地减小沟道击穿的漏电流。

为了达到上述目的，本发明提供了一种降低CMOS 器件漏电的方法，包括：

提供衬底，所述衬底含有硅；

在所述衬底上形成浮栅；

从所述浮栅的两侧向所述浮栅的底部的所述衬底内注入氧原子，形成氧原子区；

对所述衬底进行退火工艺，使得所述氧原子区的硅变成二氧化硅，以形成沟道电流阻挡结构；

在所述浮栅的两侧的衬底内形成N型阱区，所述沟道电流阻挡结构阻挡沟道击穿时产生的电流。

可选的，在所述的降低CMOS 器件漏电的方法中，在所述衬底上形成浮栅之前，所述降低CMOS 器件漏电的方法还包括：在所述衬底内注入离子形成P型阱区，所述P型阱区靠近所述衬底的表面。

可选的，在所述的降低CMOS 器件漏电的方法中，在形成P型阱区之后，在所述衬底上形成浮栅之前，所述降低CMOS 器件漏电的方法还包括：在所述衬底上形成栅氧化层，所述浮栅位于所述栅氧化层的表面。

可选的，在所述的降低CMOS 器件漏电的方法中，在所述衬底上形成浮栅之前，在所述衬底上形成栅氧化层之后，所述降低CMOS 器件漏电的方法还包括：在所述衬底内形成浅沟槽隔离结构。

可选的，在所述的降低CMOS 器件漏电的方法中，在所述衬底上形成浮栅的方法包括：在所述衬底上形成多晶硅层，刻蚀所述多晶硅层，以形成浮栅。

可选的，在所述的降低CMOS 器件漏电的方法中，形成所述浮栅之后，从所述浮栅的两侧向所述浮栅的底部的所述衬底内注入氧原子之前，所述降低CMOS 器件漏电的方法还包括：在所述浮栅两侧的衬底内形成NLDD区，所述NLDD区靠近所述衬底表面。