[发明专利]一种基于时间戳的多通道采样同步方法

权利要求书

1.一种基于时间戳的多通道采样同步方法，其特征在于，包括以下步骤：

(1)、多ADC数据同步；

(1.1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；

(1.2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生多路采样时钟SCLK和多路参考时钟REFCLK，其中，SCLK和REFCLK的数量与系统使用的ADC数量对应，SCLK发送给每片ADC，REFCLK发送给FPGA；

(1.3)每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；

(1.4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；

FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；随后，FPGA向时钟管理器发送SPI命令，一方面屏蔽时钟分配网络对同步脉冲的响应，另一方面打开脉冲分配网络对同步脉冲的响应；同时，FPGA还向ADC发送SPI命令，对ADC的默认寄存器数据进行改写，禁用ADC中默认的多帧时钟对齐功能，打开时间戳功能；

FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；

FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；

(1.5)、FPGA使用千兆收发器接收多片ADC发送的串行通道数据流，通过高速串行技术对每个通道的串行通道数据流进行解串、降速和升位宽，转换为K路并行数据，并通过时钟恢复技术提取出并行数据流的数据时钟DCLK；

(1.6)、对每通道的K路并行数据进行调序：检测时间戳标记出现在并行数据的位置，记为L，1≤L≤K；将原并行数据的第1至L-1路延迟两个DCLK周期，原并行数据的第L路至第K路延迟一个DCLK周期，形成延迟后的并行数据；最后将延迟后的并行数据按第L路至第K路、第1路至第L-1路的顺序重新依次排列，形成调序后的并行数据；

(1.7)、使用多片FIFO分别为每通道调序后的并行数据增加动态延迟，当某一通道调序后的并行数据被检测出含有时间戳标记位“1”时，则开启对应通道的FIFO的写使能；当所有通道调序后的并行数据均被检测出含有时间戳标记位“1”后，则开启所有通道的FIFO的读使能，且保持写使能开启，读写保持平衡，各通道并行数据被动态地增加延迟，形成最终的用户数据流；

(2)、多通道采样同步；

(2.1)、调节ADC时序；

通过SPI通讯协议回读ADC内部寄存器数据，监测ADC的SYSREF建立/保持时间窗口寄存器，若寄存器回读值为1，表示时序违例，即SYSREF的有效沿出现在SCLK有效沿的窗口内，SYSREF不满足SCLK的时序条件，此时应逐步增加对应的发送至ADC的SYSREF延迟值，直至再次初始化后不显示时序违例，即回读值为0；

(2.2)、对通道间延迟进行测量；

(2.2.1)、选取一个通道作为基准通道，其余的通道作为待测通道；

(2.2.2)、信号源输出已知频率的正弦信号，再通过功率分配器和等长传输线将正弦信号输入至基准通道和待测通道；

(2.2.3)、使用FPGA调试工具ILA收集基准通道和待测通道在同一时间段内采集到的用户数据；

(2.2.4)、计算采集到的用户数据的相位差，记为θ；

(2.2.5)、计算待测通道相对于基准通道的通道间延迟Δt；

其中，f为输入的正弦信号的频率；

(2.3)、对通道间延迟进行校正；

按步进逐步增加待测通道的SCLK延迟与SYSREF延迟，使得增加的延迟量尽可能接近通道间延迟值Δt，直至增加的延迟量与测得的通道间延迟值之差的绝对值小于时钟管理器延迟的可调节最小步进；

(2.4)、重复上述步骤(2.1)～步骤(2.3)，直至完成所有通道的通道间延迟校正。