[发明专利]用于驱动存储器阵列中数据线的设备和方法

说明书

本公开涉及用于驱动存储器阵列中数据线的设备和方法。在一些示例中，单独的主I/O(MIO)线可以用于写入存储器阵列的不同存储体。在一些示例中，单独的MIO线可以用于向不同的存储体写入和从不同的存储体读取。在一些示例中，一些存储体的MIO线可以用作其它存储体的MIO线之间的屏蔽线。

技术领域

本公开大体上涉及半导体装置，并且更具体地，涉及半导体存储装置。具体地，本公开涉及易失性存储器，诸如动态随机存取存储器(DRAM)。

背景技术

信息可以作为物理信号(例如，电容元件上的电荷)存储在存储器的各个存储单元上。例如，可以通过对电容元件充电或放电来将信息写入存储单元。通过检测物理信号(例如，感测电容元件上的电荷量)，可以从存储单元读取存储的信息。存储单元通常布置成行和列的阵列。列中的存储单元可通过存取线(例如，字线)耦合，行中的存储单元可以耦合到另一存取线(例如，位线)。因此，每个存储单元可以位于字线和位线的交叉点。可以通过激活适当的字线和位线来访问存储单元以进行读取和/或写入。在一些应用中，存储单元的数据可以从位线提供给局部数据线，局部数据线又可以将数据提供给主数据线(有时称为主输入/输出(I/O)线)，主数据线将数据提供给全局数据总线，全局数据总线将数据提供给存储器的输出端子。

随着存储器阵列容量的增加，驱动数据线所需的电流也可能增加。这可能会增加存储器的功耗。更高的电流也可能需要使用能够处理更高的电流的更昂贵和/或更大的元件。因此，可能希望降低存储器的电流消耗。

发明内容

在一方面，本公开涉及一种设备，包括：存储器阵列，所述存储器阵列包括多个存储体；第一多条主数据线，所述第一多条主数据线至少耦合到所述多个存储体的第一子集，并且配置为接收读数据并向所述多个存储体的所述第一子集提供写数据；以及第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的第二子集并且配置为向所述多个存储体的所述第二子集提供写数据，其中所述第二多条主数据线的长度小于所述第一多条主数据线的长度。

在另一方面，本公开涉及一种设备，包括：存储器阵列，所述存储器阵列包括多个存储体；第一多条主数据线，所述第一多条主数据线耦合到所述多个存储体，并且配置为从所述多个存储体接收读数据；以及第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的子集，并且配置为向所述多个存储体的所述子集提供写数据。

在进一步的方面，本公开涉及一种设备，包括：存储器阵列，所述存储器阵列包括多个存储体；第一多条主数据线，所述第一多条主数据线耦合到所述多个存储体的第一子集，并且配置为从所述多个存储体的所述第一子集接收读数据，并向所述多个存储体的所述第一子集提供写数据；第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的第二子集，并且配置为从所述多个存储体的所述第二子集接收读数据，并向所述多个存储体的所述第二子集提供写数据，其中所述多个存储体的所述第一子集和所述多个存储体的所述第二子集互斥；以及选择电路，所述选择电路配置为选择性地将所述第一多条主数据线中的各条主数据线和所述第二多条主数据线中的各条主数据线耦合到多个数据读出放大器中的对应数据读出放大器，其中所述多个数据读出放大器中的各数据读出放大器由所述第一多条主数据线中的至少一条和所述第二多条主数据线中的至少一条共享。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是半导体存储装置的一部分的框图。

图3是半导体存储装置的子放大器的框图。

图4是存储操作期间半导体存储装置内各种信号的时序图。

图5是根据本公开的实施例的半导体存储装置的一部分的框图。

图6是根据本公开的实施例的半导体存储装置的子放大器的框图。

图7是根据本公开的实施例在存储操作期间半导体存储装置内的各种信号的时序图。