[发明专利]一种DDR5 SDRAM的高吞吐率、低延迟PHY接口电路装置

权利要求书

1.一种DDR5SDRAM的高吞吐率、低延迟PHY接口电路装置，其特征在于，所述DDR5SDRAM的高吞吐率、低延迟PHY接口电路装置包括：

频率比转换模块、DFI地址命令模块和地址命令发送模块依次电连接；所述频率比转换模块、DFI数据读写模块和数据收发模块依次电连接；SDRAM初始化训练校准模块分别与DFI地址命令模块、DFI数据读写模块电连接；高速时钟PLL模块分别与地址命令发送模块、数据收发模块电连接；配置模块分别与频率比转换模块、DFI地址命令模块、初始化训练校准模块、DFI数据读写模块、地址命令发送模块、高速时钟PLL模块和数据收发模块电连接；

频率比转换模块，用于处理控制器端的DFI地址/命令和数据的不同频率比模式的转换操作，包括将1:1、1:2、1:4模式的DFI地址、命令转换为内部固定的1:2模式DFI地址、命令；将1:1、1:2、1:4模式的DFI写数据转换为内部固定的1:2模式DFI写数据；同时将内部固定1:2模式的DFI读数据转换为1:1、1:2、1:4模式的DFI读数据，最后PHY内部处理固定的1:2模式到SDRAM的传输；

DFI地址命令模块，用于将DFI地址、命令信号的不同相位数进行组织编排为4bit的数据线，组织编排方式有DDR5单周期命令和DDR5双周期命令；根据SDRAM需要处理的地址、命令引脚数量，分配每4根线输出给1个地址命令发送模块；同时产生延迟单元控制信号、发送命令/数据时钟、发送命令/数据初始使能控制信号、命令FIFO的读取初始使能信号、数据收发模块控制时钟，控制地址命令的传输过程；

初始化训练校准模块，用于产生符合DDR5SDRAM标准规范的初始化序列，发送给各个地址命令发送模块和数据收发模块对SDRAM进行初始化，确保正常事务模式能够正确访问SDRAM事务；在初始化期间对每个地址、命令、数据路径进行延迟训练，得出最优的采样中心延迟，调整每个路径的延迟校准单元，校准时钟信号与数据选通的时序偏差，保证数据能够相互进行采样，以实现低延迟传输；

DFI数据读写模块，用于在写操作期间根据SDRAM数据线为X8和X16的配置，以及是否连接多个SDRAM，将DFI写数据和写数据掩码编排分配成为多组，一组包括8根写数据线、1根数据掩码，且每一根线都是4位；在DFI数据模块里根据DFI写数据使能信号编排成为不同的SDRAM突发模式、设置每个数据信号的不同驱动强弱值，把这两个信号加载到4bit的数据线，使其扩展成为12bit的数据线输出；根据写数据使能信号产生1根12bit的写数据选通信号线；产生写数据延迟信息控制信号、写数据发送时钟和初始使能信号、写命令FIFO时钟和初始使能信号；在读操期间用于传输8根数据线、1根总线数据反转，以及产生读数据有效信号，所述读数据经过编排输出给频率比模块，最终发送DFI读数据到控制器；同时在读命令期间根据DFI读数据使能信号，生成读数据采样门控信号、读数据时钟和初始使能信号、读命令FIFO时钟和初始使能信号，使得数据收发模块能够正确采样SDRAM读数据；

地址命令发送模块，用于处理DFI地址命令模块传过来的4根线且每根线4位的地址、命令，对每根线进行4bit并行转串行、IO接口特性，最终输出到SDRAM的地址、命令引脚；同时通过命令FIFO模块和延迟单元模块，处理延迟信息控制信号，最终保证输出给SDRAM地址/命令时序的正确性；

高速时钟PLL模块，用于通过DFI时钟作为参考时钟生成一个4倍频的高速时钟，输出给地址命令发送模块、数据收发模块实现串并转换操作、并生成SDRAM时钟，通过内嵌一个高速的PLL实现，保证DDR5SDRAM对高速率的需求；

数据收发模块，写数据期间用于对DFI数据模块传过来的8根写入数据线，1根写入数据掩码线、1根写入数据选通线，分别进行12bit并行转串行、IO接口特性；通过每根线的写命令FIFO模块和写延迟单元模块，处理写数据延迟信息控制信号，控制写数据期间的延迟传输，使得输出给SDRAM的数据是符合SDRAM突发标准时序的；在读操作期间通过2个写命令FIFO和延迟单元处理读数据采样门控信号；通过IO接口单元，根据采样门控信号正确采集SDRAM的8个数据引脚和1个总线数据反转引脚的串行数据；同时通过2个数据奇偶FIFO进行串转并行4bit数据，最后为输出8根数据线和1根总线数据反转到控制器端口；

配置模块，用于通过外部慢速APB的配置接口写入内部寄存器的值，在其他模块根据这些寄存器的值，以达到配置整个PHY的多种工作模式。