[发明专利]一种超低比导通电阻的LDMOS器件及其制造方法

说明书

本发明公开了一种超低比导通电阻的LDMOS器件及其制造方法，包括绝缘层以及位于其上方的第一种掺杂类型的半导体、分别位于半导体上表面的耐压层、氧化层和Nsupgt;+/supgt;多晶硅分立栅、位于氧化层上方的Nsupgt;+/supgt;多晶硅栅、位于耐压层上方的第二种掺杂类型的沟道体区、位于第二种掺杂类型的沟道体区上方且重掺杂的第一种掺杂类型的源极欧姆接触区、覆盖于半导体以及氧化层上的钝化层、设置在沟道体区内并且和源极欧姆接触区接触的重掺杂的第二种掺杂类型的体接触区以及设置在所述钝化层上的源极金属，所述Nsupgt;+/supgt;多晶硅栅和半导体之间设有栅氧化层；本发明实现电荷补偿，提高器件击穿电压，同时，极大地缩小器件横向尺寸，降低器件比导通电阻，提高系统效率。

技术领域

本发明涉及半导体技术领域，具体涉及一种超低比导通电阻的LDMOS器件及其制造方法。

背景技术

功率LDMOS由于其优越的开关性能、便于和低压逻辑器件集成等优势被广泛应用于中低压功率集成电路。传统结构虽然可以获得较低的比导通电阻，但是其耐压区多采用RESURF技术，该技术的耐压区需要横向耐压，从而元胞横向尺寸很大，比导通电阻较高，不利于系统效率的提高。

发明内容

为了解决上述技术问题，本发明提供了一种超低比导通电阻的LDMOS器件及其制造方法。

本发明解决上述技术问题的技术方案如下：一种超低比导通电阻的LDMOS器件，包括绝缘层、位于绝缘层上方的重掺杂的第一种掺杂类型的半导体、分别位于重掺杂的第一种掺杂类型的半导体上表面的耐压层、重掺杂的第一种导电类型的漏极连通区、氧化层和N⁺多晶硅分立栅、位于氧化层上方的N⁺多晶硅栅、位于耐压层上方的第二种掺杂类型的沟道体区、位于第二种掺杂类型的沟道体区上方且重掺杂的第一种掺杂类型的源极欧姆接触区、分别覆盖于源极欧姆接触区、栅氧化层、氧化层、N⁺多晶硅栅以及N⁺多晶硅分立栅上的钝化层、设置在沟道体区内并且和源极欧姆接触区接触的重掺杂的第二种掺杂类型的体接触区以及设置在钝化层上的源极金属，

源极金属分别和源极欧姆接触区以及体接触区接触，N⁺多晶硅栅和半导体区域之间设有栅氧化层，且栅氧化层分别与氧化层、沟道体区、耐压层及源极欧姆接触区相接触，源极金属还和所述多晶硅分立栅接触，钝化层还位于多晶硅栅和源极金属之间，氧化层的外围设置有漏极连通区，漏极连通区的上表面设置有源极欧姆接触区，且位于漏极连通区上表面的源极欧姆接触区的上方设置有漏极金属。

进一步地，耐压层沿其纵向为线性变掺杂，且其掺杂由靠近该器件的表面到衬底线性增大。

进一步地，耐压层沿其纵向为近似线性变掺杂，且其掺杂由靠近该器件的表面到衬底近似线性增大。

本发明还提供了一种超低比导通电阻的分立栅LDMOS器件的制造方法，包括以下步骤：

S1：首先在第一种或者第二种导电类型的起始半导体区进行一次外延，然后进行第一次第一种导电类型的离子注入；

S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；

S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，但保留槽侧壁的SiN不被刻蚀；

S4：继续干法刻蚀硅直至刻蚀深度达到第一种或者第二种导电类型的起始半导体区，离子注入第一种导电类型杂质形成第一种导电类型的重掺杂区域；去除光刻胶；然后，光刻曝光，采用斜角离子注入第一种导电类型杂质，在刻蚀出的深槽的一侧壁形成另一个第一种导电类型的重掺杂区域，该区域即为漏极连通区；