[发明专利]快速预测器覆写方法和微处理器

说明书

本申请涉及快速预测器覆写方法和微处理器。在一个实施例中，所述微处理器，包括：指令高速缓存，其包括多个高速缓存地址处的编程指令；快速预测器，其被配置为接收与同指令高速缓存的第一高速缓存地址相对应的第一分支指令相关联的信息、并基于快速预测器处的匹配来提供第一阶段期间的第一分支预测；以及分支目标地址高速缓存即BTAC，其根据第一阶段之后的第二阶段的组来进行操作，该BTAC被配置为接收与第一分支指令相关联的信息并确定第二分支预测，该BTAC被配置为通过在与第二阶段的组相对应的时间处将与第二分支预测相关联的分支目标地址写入快速预测器来覆写第一分支预测并更新快速预测器。

技术领域

本发明一般涉及微处理器，特别地涉及微处理器中的分支预测。

背景技术

如今的微处理器使用流水线处理方案来操作，由此编程指令被分解成贯穿流水线的多个阶段并发执行的步骤。指令通常(例如，10～20％的编程代码)包括分支指令或简称为分支，其包括无条件分支(例如，总是被采取的分支)和条件分支(例如，根据对指定条件的评价来采取或不采取)。一般不会确切地知道条件跳转是将被采取、还是将被不采取，直到条件已被计算出并且条件跳转已通过指令流水线中的执行阶段为止，这可能导致拾取下一指令的延迟。已经开发了一种分支预测器，其尝试在流水线的前端处猜测条件分支将朝哪个方向前进并通过这样做来改进通过流水线的指令流。

在微处理器中常用的一个分支预测器被称为分支目标地址高速缓存(BTAC)。BTAC包括硬件逻辑，该硬件逻辑使用过去分支指令行为的全局历史模式以实现对所拾取的分支指令的目标地址的预测。然而，根据微架构，BTAC的分支预测仍可能施加一个或多个时钟周期的延迟。因此，期望改进分支预测，以改进流水线指令流并因此改进微处理器中的指令执行的速度和效率。

发明内容

在一个实施例中，一种微处理器，包括：指令高速缓存，其包括多个高速缓存地址处的编程指令；快速预测器，其被配置为接收与同所述指令高速缓存的第一高速缓存地址相对应的第一分支指令相关联的信息、并基于所述快速预测器处的匹配来提供第一阶段期间的第一分支预测；以及分支目标地址高速缓存即BTAC，其根据所述第一阶段之后的第二阶段的组来进行操作，所述BTAC被配置为接收与所述第一分支指令相关联的信息并确定第二分支预测，所述BTAC被配置为通过在与所述第二阶段的组相对应的时间处将与所述第二分支预测相关联的分支目标地址写入所述快速预测器来覆写所述第一分支预测并更新所述快速预测器。

通过审查以下附图和详细描述，本发明的其它系统、方法、特征和优点对于本领域技术人员将是或者将变得明显。所有这些附加系统、方法、特征和优点旨在包括在本说明书内、在本发明的范围内，并且受到所附权利要求的保护。

附图说明

参考以下附图，可以更好地理解本发明的各个方面。不必按比例绘制附图中的组件，而是将重点放在清楚地例示本发明的原理上。此外，在附图中，相同的附图标记在多个视图中表示相应部件。

图1是示出实现快速预测器覆写系统的实施例的微处理器所用的示例分支单元流水线的框图。

图2A是示出在图1所示的分支单元流水线的前端处使用以实现快速预测器覆写系统的实施例的示例快速预测器和其它示例高速缓存地址源的示意图。

图2B是示出快速预测器覆写系统的实施例的一个示例操作的相对定时的示意图。

图3是示出示例快速预测器覆写方法的实施例的流程图。

图4是示出另一示例快速预测器覆写方法的实施例的流程图。

具体实施方式