[发明专利]电压裕度增强型电容耦合存算一体单元、子阵列及装置

说明书

本发明涉及一种电压裕度增强型电容耦合存算一体单元、子阵列及装置，单元包括6T存储单元和计算单元；计算单元包括：晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12以及耦合电容C。本发明公开的电压裕度增强型电容耦合存算一体单元对耦合电容进行充电，相比单端充电方式节省50%的充电时间，加速计算过程；若充电时间相同，则耦合电容两端的电压值则为单端充电方式的2倍，这样在ADC量化过程中读位线上的电压量化范围在理论上将会有2倍的提升。同样在放电过程中，放电通道也为两条，放电速度在理论上也是单端放电的两倍，进一步加速了计算过程。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种电压裕度增强型电容耦合存算一体单元、子阵列及装置。

背景技术

深度神经网络(DNN)规模的空前增长导致了现代机器学习(ML)加速器中大量数据需要从片外存储器移动到片内处理核心。目前产业界正在探索在存储器阵列中计算(CIM)设计，以及外围混合信号电路，以减轻这种存储器壁瓶颈:包括存储器延迟和能量开销。静态随机存取存储器位单元与高性能逻辑晶体管和互连单片集成，可以实现定制的CIM设计。

传统单比特输入乘单比特权重的计算方式效率较低，计算吞吐量没有相对优势；权重存储使用DRAM 1T1C结构虽然可节省晶体管数量，但是DRAM自身的漏电需要刷新的特点本身需耗费很大功耗；在使用耦合电容进行充放电过程中，单端充放电时间长，不利于进行快速计算；另外在读位线上累加的乘累加计算电压量化范围小，不利于ADC量化，且存内计算功耗较大。

发明内容

本发明的目的是提供一种电压裕度增强型电容耦合存算一体单元、子阵列及装置，以优化计算过程和节省ADC量化时间。

为实现上述目的，本发明提供了一种电压裕度增强型电容耦合存算一体单元，所述单元包括：

6T-SRAM存储单元，用于读、写和存储权重值；

计算单元，与所述6T-SRAM存储单元连接，用于将输入数据与权重值进行乘法操作；

所述6T-SRAM存储单元的字线端与字线连接，所述6T-SRAM存储单元的位线端与位线连接，所述6T-SRAM存储单元的反位线端与反位线连接；

所述计算单元的输入线端与输入线连接，所述计算单元的列选线端与列选线连接；所述计算单元的读位线端与读位线连接；所述输入线用于传输输入数据；

所述计算单元包括：晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12以及耦合电容C；

晶体管T7的漏极、晶体管T10的源极、耦合电容C的另一端均与公共端VSS连接，晶体管T7的栅极、晶体管T8的栅极均与所述6T-SRAM存储单元上的Q点连接，晶体管T7的源极、晶体管T8的源极、晶体管T9的漏极和晶体管T10的漏极均与所述晶体管T11的源极连接，晶体管T9的栅极、晶体管T10的栅极均与所述6T-SRAM存储单元上的QB点连接，所述晶体管T11的栅极和所述晶体管T12的栅极均与列选线连接，所述晶体管T11的漏极与所述晶体管T12的漏极均与所述耦合电容C的一端连接。

可选地，所述6T-SRAM存储单元包括：

晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5和晶体管T6；

晶体管T1的源极和晶体管T2的源极均与电源VDD连接，晶体管T1的栅极、晶体管T3的栅极、晶体管T2的漏极和晶体管T4的漏极均与Q点连接，晶体管T2的栅极、晶体管T4的栅极、晶体管T1的漏极和晶体管T3的漏极均与QB点连接，晶体管T3的源极和晶体管T4的源极均与公共端VSS连接，晶体管T5的栅极和晶体管T6的栅极均与字线连接，晶体管T5的漏极与QB点连接，晶体管T5的源极与位线连接，晶体管T6的源极与Q点连接，晶体管T6的漏极与反位线连接。