[发明专利]一种减小FinFET器件伪栅极切断效应的方法在审
| 申请号： | 202110685113.X | 申请日： | 2021-06-21 |
| 公开（公告）号： | CN113506732A | 公开（公告）日： | 2021-10-15 |
| 发明（设计）人： | 李勇 | 申请（专利权）人： | 上海华力集成电路制造有限公司 |
| 主分类号： | H01L21/324 | 分类号： | H01L21/324;H01L21/336 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 一种 减小 finfet 器件 栅极 切断 效应 方法 | ||
1.一种减小FinFET器件伪栅极切断效应的方法，其特征在于，所述至少包括：
步骤一、提供基底，在所述基底上形成多个相互间隔排列的多晶硅结构和位于所述多晶硅结构上的硬掩膜结构；
步骤二、形成依附于所述多晶硅结构和所述硬掩膜结构侧壁的侧墙；
步骤三、在相互间隔的所述多晶硅结构之间的所述基底上形成外延结构；
步骤四、沉积层间介质层；所述层间介质层覆盖基底上、所述多晶硅结构和所述硬掩膜结构上；
步骤五、对所述层间介质层进行第一次退火处理；
步骤六、对所述层间介质层进行研磨，并且研磨至将所述硬掩膜结构的顶部露出为止；
步骤七、采用退火温度为500～700℃、退火气体为氮气对所述层间介质层进行第二次退火处理以释放所述层间介质层的张力；
步骤八、对所述层间介质层进行研磨至露出所述多晶硅结构顶部为止；
步骤九、去除所述多晶硅结构，形成凹槽，并在所述凹槽中形成HK金属栅。
2.根据权利要求1所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤一中在所述基底上形成多晶硅层，在所述多晶硅层上形成硬掩膜层，之后刻蚀所述硬掩膜层和所述多晶硅层，形成多个相互间隔排列的所述多晶硅结构和位于所述多晶硅结构上的所述硬掩膜结构。
3.根据权利要求1所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤二中在所述基底上沉积一层介质层，之后刻蚀所述介质层，形成依附于所述多晶硅结构和所述硬掩膜结构侧壁的侧墙。
4.根据权利要求1所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤三中的所述外延结构包括SiP外延结构和SiGe外延结构。
5.根据权利要求1所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤四中沉积所述层间介质层采用FCVD的方法。
6.根据权利要求1所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤六中对所述层间介质层进行研磨的方法为化学机械研磨法。
7.根据权利要求5所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤五中的所述第一次退火处理为湿法退火处理。
8.根据权利要求1所述的减小FinFET器件伪栅极切断效应的方法，其特征在于：步骤七中所述第二次退火的温度为650℃。
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H01L 半导体器件；其他类目中不包括的电固体器件
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H01L21-02 .半导体器件或其部件的制造或处理
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