[发明专利]一种DC综合时序优化方法、装置、设备及存储介质

说明书

本发明公开了一种DC综合时序优化方法、装置、设备及存储介质。所述方法包括：初始化DC综合参数和时序分析参数；执行DC综合操作以生成综合结果及综合报告；响应于执行完DC综合操作，则基于所述综合报告、以及所述时序分析参数以确定是否存在重大时序违反；响应于存在重大时序违反，则基于预设调整规则对DC综合进行参数调整并重新执行DC综合操作，其中，所述预设调整规则为基于多个预设调整项目的预设优先级排序每次调整优先级最高的预设调整项目；响应于不存在重大时序违反，则输出本次DC综合操作对应的综合结果。本发明的方案实现DC综合时自动时序优化，无需工程师干预或者人工调整，能够自动输出最优结果，极大节省了时间，提高工作效率。

技术领域

本发明涉及集成电路的技术领域，尤其涉及一种DC综合时序优化方法、装置、设备及存储介质。

背景技术

随着科学技术的发展，对芯片的功能性、稳定性等提出了越来越严苛的要求，也使得芯片的规模越来越大、逻辑越来越复杂。同时，由于市场的竞争，对于整个芯片设计的时间要求也越来越短。在芯片设计流程中，利用DC综合(Design Compile，Synopsys公司电路综合工具)将前端工程师设计的RTL(Register Transfer Level，寄存器转换级电路)代码转换为门级网表，交给后端工程师进行后端设计，是芯片设计中承上启下的一环。如果DC综合出现问题，会导致RTL无法转化成正确的门级网表，也就无法进行正确的后端设计，直接导致芯片流片失败。因此DC综合往往需要工程师反复修改，进行面积、功耗和时序等的优化，尤其是针对大规模、超大规模的逻辑设计，在DC综合优化上将会耗费大量时间，因此DC综合的自动优化时十分必要的。

传统DC综合的过程包括以下步骤：首先由工程师根据前端设计人员设计的RTL代码，设计约束文件，进行DC综合生成门级网表，然后根据同时生成的报告查看综合结果，检查是否有时序违反，如果有，则需要工程师根据报告，分析问题，修改约束，重新进行DC综合。然而随着现在对芯片性能的要求越来越高，芯片设计时都会有非常庞大且复杂的逻辑、算法，当逻辑越大，算法越复杂，RTL的代码量就会越大，相应的DC就需要更多的时间将其转化为门级网表，当DC完成一次综合后，如果存在如时序违反等的问题，就需要工程师修改约束重新进行综合，而反复进行约束修改进行综合就会浪费大量时间，降低效率。

发明内容

有鉴于此，有必要针对传统人工进行DC综合优化的耗费人力且效率较低的问题，提供一种DC综合时序优化方法、装置、设备及存储介质。

根据本发明的第一方面，提供了一种DC综合时序优化方法，所述方法包括：

初始化DC综合参数和时序分析参数；

执行DC综合操作以生成综合结果及综合报告；

响应于执行完DC综合操作，则基于所述综合报告、以及所述时序分析参数以确定是否存在重大时序违反；

响应于存在重大时序违反，则基于预设调整规则对DC综合进行参数调整并重新执行DC综合操作，其中，所述预设调整规则为基于多个预设调整项目的预设优先级排序每次调整优先级最高的预设调整项目；

响应于不存在重大时序违反，则输出本次DC综合操作对应的综合结果。

在一些实施例中，所述初始化DC综合参数和时序分析参数的步骤包括：

初始化DC综合参数包括初始化库文件选择、时钟设置、复位设置、输入输出延时、综合面积、输入输出负载、线载模型、最大转换时间、最大扇出数、关键路径分组，其中，时钟设置包括时钟周期、时钟占空比、时钟抖动、多时钟周期；

初始化时序分析参数包括初始化时钟周期。

在一些实施例中，所述响应于执行完DC综合操作，则基于所述综合报告、以及所述时序分析参数以确定是否存在重大时序违反的步骤包括：

计算时钟周期的百分之十五以作为比较值，