[发明专利]基于铁电的晶体管

说明书

本公开涉及半导体结构，更具体地，涉及基于铁电的晶体管以及制造方法。基于铁电的晶体管包括：绝缘体上半导体衬底，其包括半导体材料、位于半导体材料下方的掩埋绝缘体层、以及位于半导体沟道材料下方的衬底材料；铁电电容器，其位于掩埋绝缘体层下方并包括底部电极、顶部电极和位于底部电极与顶部电极之间的铁电材料；栅极堆叠，其位于半导体材料之上；第一端子接触，其连接到铁电电容器的底部电极；以及第二端子接触，其连接到铁电电容器的顶部电极。

技术领域

本公开涉及半导体结构，更具体地，涉及基于铁电的晶体管以及制造方法。

背景技术

铁电场效应晶体管(FeFET)栅极堆叠结构的特征在于铁电(FE)材料集成，其中在铁电材料层与Si衬底之间生长缓冲界面层。与铁电材料相比，缓冲界面层具有本质上较低的介电常数，从而将栅极堆叠场分布朝向在缓冲界面层处的增大的场和跨铁电材料的减小的场来改变。因此，FeFET操作范围朝向较高的写入条件移位并且伴随着铁电材料层中的严重的电荷注入和俘获，导致存储器的有限耐久性。耐久性和写入条件是关于FeFET的用于实现通用存储器特性的关键挑战。

FeFET存储器窗口(MW)被限定为擦除和编程I_d-V_g读出的V_T移位的差。存储器窗口尺寸是存储器窗口与基于FeFET栅极堆叠推导(derivation)的铁电材料层厚度之间的直接关系的结果(MW～2E_c*d_F)。因此，在考虑常数E_c的情况下，该关系类似于针对最大可实现的存储器窗口的基本物理限制，从而阻碍FeFET被用作多位存储存储器并且限制超过存储器窗口最优时的厚度范围的栅极堆叠可缩放性。

此外，FeFET读出操作是通过在测量漏极-源极电流的同时扫描栅极电压(V_g)来实现的。由于集成到FeFET栅极堆叠中的铁电材料层经受相同的读出电压，因此对于铁电材料厚度和V_g范围中的某些条件，读出操作可导致改变铁电材料状态。对于基于铁电材料层的缩放厚度的FeFET，读出干扰变得更具挑战性。

公共FRAM型存储器的特征在于在后段制程(BEOL)中的铁电材料电容器集成，其中铁电材料电容器连接到前段制程(FEOL)逻辑器件的漏极端子。在BEOL中的铁电材料电容器的集成限制了最大实际电容器尺寸并由此限制所获得的剩余极化P_r。最大化的P_r值对于高感测电流变得至关重要，以便对感测放大器的设计方面放松。

通过利用相对较高的介电常数缓冲界面层来减小跨缓冲界面层的电压，从而有利于跨铁电材料FeFET的增加的电压，来实现FeFET的低写入操作。进而，这导致FeFET的改善的耐久性特性。然而，耐久性和写入电压改善仍然远离于满足用于主应用域(例如，嵌入式存储器)的规范，并且可能将FeFET限制到利基(niche)应用。

通过增加铁电材料层厚度来扩大FeFET存储器窗口的尝试是具有挑战性的，因为在沉积期间由于过早的膜结晶而偏离稳定的正交相以使铁电材料的厚度增加的情况下导致的铁电材料性质的降低。铁电材料性质针对按比例缩放的膜厚度更明显，并且因此，增加铁电材料层厚度的尝试导致在膜内部的稳定的非铁电相的分数的增加。这导致减小的P_r值，并且因此限制了用于某个铁电材料层厚度增加的最大可实现的存储器窗口。

此外，写入/读取干扰对于具有到阵列结构中的集成的FeFET成为挑战，这导致考虑了特殊的读取/写入方案以避免改变阵列中未被选择的器件的存储器状态。然而，这将增加阵列操作的复杂性。

发明内容

在本公开的一方面，一种结构包括：铁电电容器，其位于绝缘体上半导体(SOI)技术中的掩埋绝缘体材料下方；场效应晶体管(FET)，其至少通过掩埋绝缘体材料与铁电电容器隔离；以及到铁电电容器的底部电极和顶部电极以及到FET的不同的接触，其中，独立于FET的栅极堆叠中的界面层，写入和读出操作在铁电电容器与FET之间被去耦合。