[发明专利]一种抑制闩锁效应的CMOS集成电路芯片及制备工艺

说明书

本发明提供一种抑制闩锁效应的CMOS集成电路芯片及制备工艺，包括N型衬底，N型衬底的上表面埋有N埋层和P埋层，N型衬底向上延伸有N型外延层，N型外延层覆盖N埋层和P埋层，P埋层上设有P阱。本发明对于CMOS集成电路，在N型衬底上形成N埋层和P埋层，再进行外延工艺，通过埋层与外延工艺，能降低衬底的寄生电阻R1、R2，降低了寄生晶体管NPN、PNP的电流增益，提高闩锁效应的触发电流阈值及降低寄生晶体管的电流增益，抑制闩锁效应的发生更为有效。

技术领域

本发明属于半导体器件制备领域，涉及一种抑制闩锁效应的CMOS集成电路芯片及制备工艺。

背景技术

在体硅CMOS集成电路中，闩锁效应是一种不可避免的寄生效应，严重影响电路的可靠性。

闩锁效应是由寄生双极晶体管(又称寄生可控硅SCR)被触发导通引起的，在满足寄生可控硅SCR触发条件下，一旦被触发，在电源与地之间形成低阻抗大电流通路，导致电路无法正常工作乃至整个电路芯片烧毁的失效。这种寄生双极晶体管存在于CMOS电路中的各个部分，包括输入端、输出端、内部反相器等。

如图1，常规抑制闩锁效应的工艺措施，仅在N型衬底上形成N埋层，再进行外延工艺，其工艺结果仅降低了衬底的寄生电阻R2(部分N埋层)和降低了寄生晶体管PNP(部分N埋层为寄生晶体管基区)的电流增益，抑制闩锁效应的能力有限。

发明内容

根据现有技术存在的问题，本发明提供一种抑制闩锁效应的CMOS集成电路芯片及制备工艺，提高闩锁效应的触发电流阈值及降低寄生晶体管的电流增益，能有效抑制闩锁效应的发生。

本发明是通过以下技术方案来实现：

一种抑制闩锁效应的CMOS集成电路芯片，包括N型衬底，N型衬底的上表面埋有N埋层和P埋层，N型衬底向上延伸有N型外延层，N型外延层覆盖N埋层和P埋层，P埋层上设有P阱。

优选的，N型衬底为N型100硅衬底。

优选的，N型衬底电阻率为2-4Ω·cm。

所述的抑制闩锁效应的CMOS集成电路芯片的制作工艺，包括以下步骤：

步骤1，在N型衬底上形成N埋层和P埋层；

步骤2，对N型衬底进行外延，形成N型外延层；

步骤3，在P埋层上制作P阱。

优选的，步骤1中，通过光刻、离子注入和扩散工艺，在N型衬底上形成N埋层和P埋层。

优选的，步骤3中，对N型外延层位于P埋层上方的区域进行光刻、离子注入和扩散，在P埋层上制作P阱。

优选的，步骤1之前，对N型衬底进行氧化，在N型衬底表面形成氧化层。

与常规的抑制闩锁效应技术相比，本发明具有以下有益的技术效果：

本发明对于CMOS集成电路，在N型衬底上形成N埋层和P埋层，再进行外延工艺，通过埋层与外延工艺，能降低衬底的寄生电阻R1(部分P埋层)、R2(部分N埋层)，降低寄生晶体管NPN(部分P埋层为寄生晶体管基区)、PNP(部分N埋层为寄生晶体管基区)的电流增益，提高闩锁效应的触发电流阈值及降低寄生晶体管的电流增益，抑制闩锁效应的发生更为有效。

附图说明

图1：常规CMOS器件剖面图；

图2：寄生可控硅SCR等效电路图；

图3：本发明新型的利用外延及双埋层工艺制作的CMOS器件剖面图；

图中，1——N型衬底；2——N埋层；3——P埋层；4——N型外延层；5——P阱；

具体实施方式