[发明专利]存储器装置

说明书

一种存储器装置包括至少一多元存储器单元。每一个存储器单元包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元中的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括具有电容值C的第一电容，并且每一个第i子位元单元包括具有电容值2^i‑1×C的第i电容。可以存储具有2^N个数值的多元位元。还提供了包括多个多元逻辑单元的装置网络。多个多元逻辑单元中的每一者包括N个子位元单元的并联连接。每一个子位元单元包括相应的晶体管和相应的电容的串联连接，电容具有2的幂次的电容值比率。

技术领域

本公开涉及一种存储器装置，特别是包括至少一个多元存储器单元的存储器装置。

背景技术

多元位元单元(multinary bit cell)是指可以具有两个以上状态的单元。多元位元单元可用于提供高装置密度，同时降低支持存储器阵列或逻辑电路的操作所需的支持电路的复杂度。多元位元单元可以超出二元位元单元(binary bit cell)的限制来操作，并且可以通过固有地简化数据处理操作来提供高速计算能力。

发明内容

本公开提供一种存储器装置。存储器装置包括至少一多元存储器单元，其中多元存储器单元之每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2^i-1×(1+2^-N-1)×C至2^i-1×(1-2^-N-1)×C的范围中，每一个i大于1且不大于N。

本公开提供一种装置网络。装置网络包括多个多元逻辑单元，其中多元逻辑单元中的每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2^i-1×(1+2^-N-1)×C至2^i-1×(1-2^-N-1)×C的范围中，i大于1且不大于N。从多元逻辑单元中选择的第一多元逻辑单元包括输出节点，输出节点电性连接至从多元逻辑单元中选择的第二多元逻辑单元的输出节点或输入节点。

本公开提供一种多元存储器单元的形成方法。多元存储器单元的形成方法包括在基板上方沉积N个层堆叠单元，其中N是大于1的整数，并且从N个层堆叠单元中选择的每一个层堆叠单元包括隔离介电层、栅极电极层、栅极介电层、半导体通道层、介电间隔物层、电容介电层、以及接地电极层；蚀刻穿过N个层堆叠单元的多个沟槽；横向蚀刻每一个介电间隔物层的多个图案化部分，其中多个横向凹陷形成相邻于多个介电间隔物板，介电间隔物板是介电间隔物层的多个剩余部分；在横向凹陷中沉积半导体材料或导电材料，其中复合层形成在半导体通道层的每一者上，以提供相应的晶体管，复合层包括介电间隔物板、源极区以及漏极区；以及在彼此上方或下方的漏极区的每一组上形成位元线，其中形成N个子位元单元的并联连接，其中N个子位元单元的每一者包括相应的晶体管和相应的电容的串连连接，电容包括相应的晶体管的源极区、相应的电容介电层的图案化部分、以及相应的接地电极层的图案化部分。

附图说明

公开实施例可通过阅读以下的详细说明以及范例并配合相应之图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。

图1是根据本公开实施例的包括一行多元存储器单元的第一示例性多元存储器阵列的电路图。

图2是根据本公开实施例的包括两行多元存储器单元的第二示例性多元存储器阵列的电路图。