[发明专利]一种基于RRAM的非易失性可配置下拉电阻网络

说明书

本发明公开了一种基于双极性RRAM的非易失性可配置下拉电阻网络。包括并联的n个子电路，每个子电路包括RRAM，其两端分别与第一单元第二单元的NMOS晶体管相连，包括并联的两个限流电阻，分别与一组PMOS晶体管和一组NMOS晶体管相连；一个PMOS晶体管与使能EN、电源VDD相连，另一个PMOS晶体管与配置端口Kx相连；一个NMOS晶体管与地GND、信号BEN相连，另一个NMOS晶体管与配置端口Kx相连。本发明可以在断电时和再次上电后仍保持所配置的电阻，无须再次校准过程，能够大大加快高速串行电路等使用可配置下拉电阻网络的集成电路的启动速度。

技术领域

本发明涉及到高速串行接口技术领域，具体涉及一种基于双极性RRAM的非易失性可配置下拉电阻网络。

背景技术

可配置下拉电阻网络是由若干不同阻值的电阻分别与NMOS晶体管串联后,再并联的电路网络，可以为外部电路提供可配置的下拉电阻，基本结构如图1所示。该电路是高速串行接口电路的关键电路之一，在目前的高数数据传输集成电路中广泛采用。通过修改电阻配置值，可以使高速串行接口的终端下拉阻配置为50Ω、75Ω等高速数据传输协议规定的精确匹配阻值。由于制造工艺偏差和温度、电压等工作条件的不同，相同的电阻网络在不同集成电路中工作时的电阻配置值不同，往往需要在集成电路上电后进行校准，获取正确的电阻配置值。

如图2所示，为一种常用的可配置下拉电阻网络。该电路是由4个阻值依次减半的电阻R、R/2、R/4、R/8分别与NMOS晶体管K0、K1、K2、K3串联后再并联构成的。通过改变电阻配置值，即配置各NMOS晶体管的开关状态，就可以使该电阻网络提供从R/15到R的不同电阻值。

但是，目前的下拉可配置电阻网络在集成电路断电后电阻配置不能保存，恢复供电后需要重新进行电阻校准以获得电阻配置值。由于校准过程耗时较长，使用可配置下拉电阻网络的高速串行电路等集成电路启动速度较慢。

发明内容

针对现有技术存在的技术问题，本发明提供一种结构简单、使用方便、使用效果好的基于双极性RRAM的非易失性可配置下拉电阻网络。

为解决上述技术问题，本发明采用以下技术方案：

一种基于双极性RRAM的非易失性可配置下拉电阻网络，包括并联的n个子电路，即由子电路1至子电路n并联构成，其中，n为并联的可配置电阻数；在本发明的下拉电阻网络中包括输入端口A、输出端口B、使能端口为EN、电阻配置值端口K0至Kn、电源端口为VDD和地端口GND。其中，每个子电路包括RRAMx，RRAMx的一端与第一单元、一个NMOS晶体管相连，另一端与第二单元、一个NMOS晶体管相连；第一单元与第二单元为同构体；即结构基本相同，其均包括并联的两个限流电阻；其中一个限流电阻与一组PMOS晶体管相连，另外一个限流电阻与一组NMOS晶体管相连；一组PMOS晶体管当中的一个PMOS晶体管与使能EN、电源VDD相连，另一个PMOS晶体管与配置端口Kx相连；一组NMOS晶体管当中的一个NMOS晶体管与地GND、信号BEN相连，另一个NMOS晶体管与配置端口Kx相连。

优选地，第一PMOS晶体管、第二PMOS晶体管为一组连接于第一限流电阻R1的一端，第一NMOS晶体管、第二NMOS晶体管为一组连接于第二限流电阻R2的一端。第三PMOS晶体管、第四PMOS晶体管为一组连接于第三限流电阻R3的一端，第三NMOS晶体管、第四NMOS晶体管为一组连接于第四限流电阻R4的一端。

第一PMOS晶体管的漏极连接第二PMOS晶体管的源极，第一PMOS晶体管的源极连接电源VDD，第一PMOS晶体管的栅极连接信号EN，第一PMOS晶体管的体连接电源VDD。

第二PMOS晶体管的漏极连接第一限流电阻R1的一端，第二PMOS晶体管的源极连接第一PMOS晶体管的漏极，第二PMOS晶体管的栅极连接配置端口Kx，第二PMOS晶体管的体连接电源VDD。