[发明专利]半导体结构及其形成方法

说明书

方法包括：提供具有第一半导体材料的衬底；创建覆盖衬底的nFET区域的掩模；蚀刻衬底的pFET区域以形成沟槽；在沟槽中外延生长第二半导体材料，其中，第二半导体材料与第一半导体材料不同；以及图案化nFET区域和pFET区域，以在nFET区域中产生第一鳍，并且在pFET区域中产生第二鳍，其中，第一鳍包括第一半导体材料，并且第二鳍包括位于底部上方的顶部，其中，顶部包括第二半导体材料，并且底部包括第一半导体材料。本申请的实施例还涉及半导体器件及其形成方法。

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

电子工业对更小且更快的电子器件的需求日益增长，这些电子器件同时能够支持更多日益复杂和精密的功能。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，这些目标已经在很大程度上通过减小IC尺寸(例如，最小IC部件尺寸)来实现，从而提高生产效率并且降低相关成本。但是，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术中的类似进步。

已经引入FinFET器件以增加栅极-沟道耦接、减小截止状态电流并且减小平面晶体管上方的短沟道效应(SCE)。随着器件缩小规模的继续，诸如接近5nm和3nm工艺节点，基于硅的传统FinFET也接近其性能限制。例如，极紧凑的栅极尺寸和极小的器件体积使用于性能的掺杂和应变工程对于FinFET器件非常具有挑战性。迫切期望改善FinFET制造。

发明内容

本申请的一些实施例提供了一种形成半导体结构的方法，包括：提供具有第一半导体材料的衬底；创建覆盖所述衬底的nFET区域的掩模；蚀刻所述衬底的pFET区域以形成沟槽；在所述沟槽中外延生长第二半导体材料，其中，所述第二半导体材料与所述第一半导体材料不同；以及图案化所述nFET区域和所述pFET区域，以在所述nFET区域中产生第一鳍，并且在所述pFET区域中产生第二鳍，其中，所述第一鳍包括所述第一半导体材料，并且所述第二鳍包括位于底部上方的顶部，其中，所述顶部包括所述第二半导体材料，并且所述底部包括所述第一半导体材料。

本申请的另一些实施例提供了一种半导体结构，包括：衬底；第一鳍，从所述衬底延伸；以及第二鳍，从所述衬底延伸，其中，所述第二鳍包括位于底部上方的顶部，所述第一鳍和所述第二鳍的所述底部包括晶体硅，所述第二鳍的所述顶部包括具有比硅高的电荷载流子迁移率的半导体材料，所述第二鳍的顶面和所述第一鳍的顶面基本共面，并且所述第二鳍的所述底部比所述第一鳍向所述衬底延伸更深。

本申请的又一些实施例提供了一种半导体结构，包括：衬底；两个第一鳍，彼此相邻并且从所述衬底的第一区域延伸；两个第二鳍，彼此相邻并且从所述衬底的第二区域延伸；以及隔离结构，位于所述衬底上方并且与所述第一鳍和所述第二鳍相邻，其中，所述第二鳍的每个包括位于底部上方的顶部，所述第一鳍和所述第二鳍的所述底部包括晶体硅，所述第二鳍的所述顶部包括硅锗，所述第二鳍的顶面和所述第一鳍的顶面基本共面，所述第二鳍的每个比所述第一鳍高。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B示出了根据本发明的各个方面的形成半导体器件的方法的流程图。

图2A、图3、图4、图5A、图5B、图5C、图6、图7、图9B、图10和图11示出了根据一些实施例的在根据图1A至图1B的方法的实施例的制造的中间步骤中的半导体器件的部分的截面图。

图2B示出了根据一些实施例的半导体器件的部分的顶视图。

图8和图9A示出了根据一些实施例的半导体器件的部分的立体图。

具体实施方式