[发明专利]一种HEVC子像素运动估计方法及装置有效

专利信息
申请号: 202110650428.0 申请日: 2021-06-11
公开(公告)号: CN113489987B 公开(公告)日: 2022-08-23
发明(设计)人: 刘鹏飞;陈高鹏 申请(专利权)人: 翱捷科技股份有限公司
主分类号: H04N19/182 分类号: H04N19/182;H04N19/52
代理公司: 上海双霆知识产权代理事务所(普通合伙) 31415 代理人: 殷晓雪
地址: 201203 上海市浦东新区中国*** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 hevc 像素 运动 估计 方法 装置
【说明书】:

本申请公开了一种HEVC子像素运动估计方法。预设至少两种搜索模式,每种搜索模式中所有像素点的位置都是固定的。选择一种预设的搜索模式,进行1/2像素插值,在完成其中一个1/2像素位置的插值计算后就立即开始对该1/2像素位置周围的1/4像素位置进行1/4像素插值。计算并找到最优的1/2像素精度运动矢量和最优的1/4像素精度运动矢量。比较最优的1/2像素精度运动矢量和最优的1/4像素精度运动矢量的率失真代价,选择两者中率失真代价较小的作为该搜索模式中的最优子像素运动矢量。本申请可依据不同编码场景对编码性能的需求,在各种搜索模式间灵活切换;1/4像素的插值位置是固定的,不依赖于最优1/2像素位置的筛选结果,有利于采用硬件并行流水实现。

技术领域

本申请涉及一种高清数字视频编码方法,特别是涉及一种适合于硬件实现的HEVC子像素运动估计方法。

背景技术

HEVC(High Efficiency Video Coding,高效率视频编码)又称H.265,是新一代的视频编码标准。运动估计(Motion Estimation)是HEVC视频编码算法的核心技术之一,包含整像素(integer,也称整数像素)运动估计(IME)和子像素(fractional,也称分像素、分数像素)运动估计(FME),其作用是消除视频信号的时域信息冗余,从而提高编码效率。

请参阅图1,运动估计是在已编码的视频帧(称为参考帧)中,为当前编码帧中的当前PU(Prediction Unit,预测单元)块搜索最优匹配块,使得率失真代价(Rate DistortionCost,RD Cost)最小。参考帧中的最优匹配块与当前编码帧中的当前PU块的相对偏移即为当前PU块的最优运动矢量(Motion Vector,MV)。对于整像素运动估计来说,运动矢量是指整像素运动矢量。子像素运动估计是对整像素运动估计的结果在1/2像素和1/4像素精度上进行优化,得到率失真代价更小的子像素运动矢量,从而进一步消除时域信息冗余,提高编码效率。

HM(HEVC Test Model,HEVC参考软件)是一种软件形式的HEVC编码器,HM中的子像素运动估计方法如图2和图3所示。图2中,黑色圆表示整像素点,具有A标识的黑色圆表示最优整像素点,灰色圆表示1/2像素点,具有B标识的灰色圆表示最优1/2像素点,斜线网格浅灰色圆表示1/4像素点,具有C标识的斜线网格浅灰色圆表示最优1/4像素点,白色圆表示子像素运动估计过程中未被扫描到的1/2像素点或1/4像素点。

请参阅图3,现有的子像素运动估计方法是:先对整像素运动估计得到的最优整像素运动矢量对应的位置(A点)周围的8个1/2像素位置进行1/2像素插值,然后计算插值得到的A点周围的这8个1/2像素点的率失真代价,找到率失真代价最小的1/2像素点作为最优的1/2像素精度运动矢量的位置(B点)。然后在最优的1/2像素精度运动矢量对应的位置(B点)周围的8个1/4像素位置进行1/4像素插值,然后计算插值得到的B点周围的这8个1/4像素点的率失真代价,找到率失真代价最小的1/4像素点作为最优的1/4像素精度运动矢量的位置(C点)。然后比较最优的1/2像素精度运动矢量和最优的1/4像素精度运动矢量的率失真代价,选择率失真代价较小的作为最优子像素运动矢量。

现有的子像素运动估计方法中,1/4像素位置的运算依赖于1/2像素位置的运算结果,即必须完成8个1/2像素点的插值和RDO(Rate–distortion optimization,率失真优化)成本计算并筛选出最优的1/2像素点位置后,才能决定1/4像素的插值位置,开始1/4像素位置的运算。因此,在HM的子像素运动估计方法中,PU内部的运算具有依赖性,不利于硬件流水实现。

在HEVC标准中,1/4像素位置的插值运算通过7抽头滤波器实现,运算比较复杂;而且根据1/4像素位置的不同,插值1/4像素需要引入许多额外的插值点,运算量和带宽消耗都很大。但是实际上,1/4像素位置对编码效率带来的提升远不及1/2像素位置。因此,在硬件实现时,有必要在算法层面上简化1/4像素位置的插值运算,在不明显降低编码效率的前提下,简化硬件设计,降低硬件成本。

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