[发明专利]一种逐次比较型模数转换器

说明书

本发明公开了一种逐次比较型模数转换器，属于集成电路设计领域，包括：多级第一逻辑器和多级第二逻辑器，每一级第一逻辑器包括第一前级电容和第一冗余电容，第一前级电容和第一冗余电容的一端于正输入信号、参考电压和接地端之间切换，另一端连接至第一节点；每一级第二逻辑器包括第二前级电容和第二冗余电容，第二前级电容和第二冗余电容的一端于负输入信号、参考电压和接地端之间切换，另一端连接至第二节点；比较器用于对第一节点的电压和第二节点的电压进行比较。本发明的有益效果在于：在每一级前级电容均增加了一个冗余电容，基于二进制搜索算法逐次逼近比较，使得每个逐次比较周期搬运的电荷量等于理想值，提高了转换器的精度。

技术领域

本发明涉及集成电路设计领域，具体涉及一种逐次比较型模数转换器。

背景技术

模数转换器(Analog to Digital Converter，ADC)是现代电子系统中不可或缺的转换电路，是各类数字系统的前端，其性能至关重要。其中逐次逼近寄存器型模数转换器(SAR ADC)占据着大部分的中等至高分辨率ADC市场。SAR ADC由于其结构简单、模拟模块少、面积小、功耗低并且得益于小尺寸先进集成电路工艺，被广泛应用于低功耗电子设备中。

逐次比较型模数转换器(SAR ADC)基于二进制搜索算法逐次逼近输入模拟信号，内部多为电容阵列作为采样阶段电容和逐次比较阶段的可切换电压的DAC，主要可以分为采样、清零阶段和逐次比较阶段；由于在实际电路中的参考电压V_r和GND并不是理想值，在采样、清零阶段时，电压相对一直较稳定；但在逐次比较阶段时，由于电容通道都会被通电，产生强烈的冲击响应，导致电压降低，直接降低了比较器的判决精度以及模数转换器整体的有效位数，破坏了二进制的关系，降低了转换器的精度，SAR ADC的性能严重恶化，因此针对以上问题，迫切需要设计出一种逐次比较型模数转换器，以满足实际使用的需要。

发明内容

本发明的目的在于，提供一种逐次比较型模数转换器，在逻辑器的前级电容旁增加了一个冗余电容，使得每个逐次比较周期搬运的电荷量等于理想值，提高了转换器的精度。

本发明所解决的技术问题可以采用以下技术方案来实现：

本发明提供一种逐次比较型模数转换器，包括：

多级第一逻辑器，每一级所述第一逻辑器包括一第一前级电容和一第一冗余电容，所述第一逻辑器于一第一比较信号的作用下产生一第一控制信号，用于控制所述第一前级电容和所述第一冗余电容的一端于一正输入信号、一参考电压和一接地端之间切换，所述第一前级电容和所述第一冗余电容的另一端连接至一第一节点；

多级第二逻辑器，每一级所述第二逻辑器包括一第二前级电容和一第二冗余电容，所述第二逻辑器于一第二比较信号的作用下产生一第二控制信号，用于控制所述第二前级电容和所述第二冗余电容的一端于一负输入信号、所述参考电压和所述接地端之间切换，所述第二前级电容和所述第二冗余电容的另一端连接至一第二节点；

一比较器，对所述第一节点的电压和所述第二节点的电压进行比较，并输出所述第一比较信号或所述第二比较信号。

优选地，每一级所述第一逻辑器和所述第二逻辑器分别还包括：

一控制端，用于接收所述第一比较信号或所述第二比较信号，并于所述第一比较信号或所述第二比较信号的作用下产生所述第一控制信号或所述第二控制信号。

优选地，每一级所述第一逻辑器和所述第二逻辑器分别还包括：

一使能端，用于接收前一级所述第一逻辑器或所述第二逻辑器的使能信号；

一输出端，用于在所述控制端输出所述第一控制信号或所述第二比较信号的同时，产生所述使能信号，并输出至后一级所述第一逻辑器或所述第二逻辑器的使能端。