[发明专利]一种面向RISC-V众核处理器的功耗监测电路

说明书

本发明公开了一种面向RISC‑V众核处理器的功耗监测电路。本发明功耗监测电路包括译码、分析、控制、监测、存储五个模块；分析模块对处理器核电路结构进行分析并使用其原始信号生成所需的监测信号，存储模块在监测结束后将监测数据发送给处理器核以供软件处理；众核处理器运行训练集时，功耗监测电路提供监测数据，训练处理器核动态功耗模型；众核处理器运行测试集时，功耗监测电路进行实时监测，根据动态功耗模型推理处理器核动态功耗值。该功耗监测电路由RISC‑V指令进行配置，对众核处理器所有处理器核的动态功耗进行估计。本发明能应用于动态电压频率调节、操作系统功耗管理，进而对系统功耗进行分析和优化。

技术领域

本发明属于集成电路技术领域，具体涉及一种面向RISC-V众核处理器的功耗监测电路。

背景技术

摩尔定律开始减缓，系统设计人员不再简单地依靠缩小晶体管尺寸获得系统性能提升，而是更多地依靠系统架构开发和算法优化等方式获得性能提升。处理器架构研发方面，多核处理器架构和众核处理器架构已成为当今计算机架构发展的重要趋势。而近年出现的RISC-V指令集则具有开源、简洁、便于拓展等诸多优点。

对当今各个类型的计算机系统而言，功耗墙问题已成为关键问题，因此有必要进行低功耗设计。在电路设计的各个阶段都需要进行功耗评估（功耗预测），以便进行合理的功耗分配从而降低系统功耗。功耗评估越精确，越有利于进行系统低功耗设计。功耗评估能用于系统的动态电压频率调节技术，优化系统能效比。功耗评估还能用于操作系统功耗管理，开发具有功耗感知能力的任务调度机制，从而实时优化系统功耗。

常见的功耗评估方案有调节方法、调度方法以及整合方法等。此外，研究人员也常使用某些处理器系统中的性能计数器进行系统性能监测，通过这些监测数据进行功耗预测，因为处理器某些性能事件与处理器动态功耗存在密切相关性。不过现有研究工作常局限于软件方面以及系统功耗建模方面，只是使用处理器系统自带的性能计数器而未设计专门的监测模块，导致无法任意选择监测事件集，这会限制功耗预测的准确度。此外，由于这些性能计数器的初始设计目的是用于处理器性能监测，因此监测的数据未必能良好地反映处理器的动态功耗特征。

发明内容

本发明的目的在于提供能够实时、正确地监测RISC-V众核处理器功耗的监测电路。

本发明首先为RISC-V众核处理器选择了专门的监测事件集，以便更好地反映该众核处理器功耗特征，并设计了功耗监测电路进行处理器功耗监测。本发明提供面向RISC-V众核处理器的功耗监测电路，对众核处理器的各个核进行实时监测，这些监测数据将代入动态功耗模型计算动态功耗估计值。该功耗监测电路采用RISC-V指令进行配置并在监测结束后将监测信息自动发送给处理器核的CSR模块以供软件处理。

本发明提供的面向RISC-V众核处理器的功耗监测电路，根据监测事件集的监测信号实时监测众核处理器所有处理器核的动态功耗并将监测数据发送给软件，以代入处理器核动态功耗模型实时计算众核处理器动态功耗值；功耗监测电路包括译码模块、分析模块、控制模块、监测模块和存储模块；其中：

所述译码模块，对指令进行译码，生成相应的控制信号及配置信息；当指令为CSR指令的时候，译码模块解析CSR指令，根据CSR指令具体值确定复位功耗监测电路还是配置功耗监测电路；配置功耗监测电路时，译码模块根据解析CSR指令包含的CSR地址作为功耗监测电路内部各个配置寄存器的地址，并按照相应地址配置相应的功耗监测电路配置寄存器的值；译码模块生成的相应控制信号还将用于控制功耗监测电路状态的跳转；

所述分析模块，从处理器核内部取出原始信号并且通过分析处理器核电路结构特征生成具有监测事件集中相应事件含义的各个监测信号，然后传给监测模块进行监测；

所述监测事件集包含处理器核未停止事件、指令执行完毕事件、分支误预测事件、乘除取余指令事件、指令地址跳转事件、指令缓存非忙碌事件、处理器时钟事件；