[发明专利]一种基于系统总线的三维芯片及其三维化方法

说明书

本发明提出一种基于系统总线的三维芯片及其三维化方法，包括至少两片同构逻辑芯片，且该同构逻辑芯片间相互垂直堆叠，同构逻辑芯片间的各个模块相互重合；每片同构逻辑芯片内部的系统总线与相邻其同构逻辑芯片内部的系统总线相连。本发明通过上述结构实现同构芯片之间的通信，以实现芯片的3D化。

技术领域

本发明属于集成电路芯片设计领域，并特别涉及一种基于系统总线的三维芯片及其三维化方法。

背景技术

如今在摩尔定律放缓的时代，就提高晶体管的密度提出了3D芯片的概念。目前多家企业已经实现了在存储芯片的多层堆叠。针对于逻辑芯片如何实现3D化成为了人们关注的话题。众所周知，若采用先进的制造工艺就意味着更高的流片成本，若能够实现逻辑芯片的3D化也就意味着可以采用成本低的工艺技术来实现先进工艺芯片的性能。

在芯片3D化的发展过程中，相继出现了TSV和DBI的封装技术，这为3D芯片在物理上能够实现奠定了基础。就如何将芯片设计实现3D化，本发明提出具体的同构逻辑芯片3D化的实现方法。

目前3D化主流是存储芯片，与逻辑芯片存在本质区别。本发明的三维逻辑芯片设计要通过系统总线来实现芯片间的互连，要在系统总线上做出很大调整。故无法按照存储芯片的三维化思路处理逻辑芯片。

发明内容

本发明要解决的问题是如何在设计上实现同构芯片之间的通信，以实现芯片的3D化。为解决上述问题，本发明提供了一种实现同构芯片3D化的设计方法。该3D芯片包括：

两片及以上同构逻辑芯片；

多层同构逻辑芯片垂直堆叠，芯片的各个模块完全重合；

各层芯片之间通过系统总线在片内或者片外互连实现片间通信。

本发明提出同构芯片垂直堆叠的设计方法。将多层同构逻辑芯片进行垂直堆叠，通过系统总线实现片间通信，完成同构芯片3D化。

本发明还提出了一种基于系统总线的三维芯片，其中包括：

至少两片同构逻辑芯片，且该同构逻辑芯片间相互垂直堆叠，同构逻辑芯片间的各个模块相互重合，

每片同构逻辑芯片内部的系统总线与相邻其同构逻辑芯片内部的系统总线相连，以构成该三维芯片。

所述的基于系统总线的三维芯片，其中该相连包括片内连接和/或片外相连。

所述的基于系统总线的三维芯片，其中该片内连接包括在该三维芯片内直接键合，和/或在该三维芯片内以硅通孔的方式相连。

所述的基于系统总线的三维芯片，其中该片外连接具体为：同构逻辑芯片中系统总线向三维芯片片外延伸至三维芯片的外围，在三维芯片外通过键合的方式相互连接。

所述的基于系统总线的三维芯片，其中每片同构逻辑芯片内部的系统总线通过多条通道与相邻其同构逻辑芯片内部的系统总线相连。

本发明还提出了一种基于系统总线的三维芯片的三维化方法，其中包括：

步骤1、将同构逻辑芯片相互垂直堆叠，且同构逻辑芯片间的各个模块相互重合；

步骤2、每片同构逻辑芯片通过其内部的系统总线与相邻同构逻辑芯片内部的系统总线相连，以形成该三维芯片。

所述的基于系统总线的三维芯片的三维化方法，其中该相连包括片内连接和/或片外相连。

所述的基于系统总线的三维芯片的三维化方法，其中该片内连接包括在该三维芯片内以硅通孔的方式相连；

在每个同构逻辑芯片的底部与顶部分别设有Bump与Pad，Bump与Pad之间形成硅通孔，该同构逻辑芯片中系统总线上的I/O与Bump相连。