[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供顶层晶圆和底层晶圆，所述底层晶圆中形成有金属互连结构；形成焊盘结构于所述底层晶圆上，所述焊盘结构与所述金属互连结构电连接；形成牺牲层于所述顶层晶圆和/或所述底层晶圆上，将所述顶层晶圆与所述底层晶圆键合，所述牺牲层位于所述焊盘结构与所述顶层晶圆远离所述底层晶圆的表面之间，且所述牺牲层与所述焊盘结构在垂直于键合面的方向上的投影至少部分重合；以及，于所述顶层晶圆远离所述底层晶圆的表面上开设第一开口，所述第一开口暴露出所述牺牲层。本发明的技术方案使得在减小寄生电容的同时，还能简化焊盘结构的制作工艺。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

对于半导体技术而言，寄生电容一直是限制一些器件性能提升的因素之一。特别是对于需要在高频率下工作的半导体器件，其输入/输出端(I/O)的金属板结构的寄生电容(Pad CIO,Capacitance of Input/Output)会严重影响I/O传输速率。

以应用3D IC(三维集成电路封装)技术开发的光学器件为例，目前，3D IC技术已经是一个非常有发展潜力和具有丰富可拓展性的技术平台和架构。比如，目前已经非常成熟的3D IC CIS(CMOS Image Sensor，CMOS图像传感器)技术和产品以及3D IC NAND Flash技术和产品，通过应用3D IC技术将像素晶圆和逻辑晶圆进行键合，使得芯片的性能和面积利用率都得到了非常大的提升。

目前，在将像素晶圆和逻辑晶圆进行键合之后，对位于顶层的像素晶圆的背面进行衬底减薄，接着进行焊盘的制作。参阅图1，像素晶圆包括第一衬底11以及形成于第一衬底11上的第一器件层111，逻辑晶圆包括第二衬底12以及形成于第二衬底12上的第二器件层121，第一器件层111与第二器件层121之间通过键合层(未图示)进行键合，第一器件层111中形成有第一金属互连结构112，第二器件层121中形成有第二金属互连结构122，第一金属互连结构112与第二金属互连结构122电连接。其中，焊盘结构包括三种方案：

方案一：在A1区域，第一衬底11中形成有贯穿第一衬底11的沟槽(未图示)，沟槽的内表面以及沟槽外围的第一衬底11的背面形成有第一绝缘介质层13，沟槽的底部形成有贯穿第一绝缘介质层13和部分深度的第一器件层111的通孔(未图示)，通孔暴露出部分的第一金属互连结构112，向通孔和沟槽底部填充金属材料，以在沟槽底部形成第一焊盘15，通过第一焊盘15将第二金属互连结构122引出；

方案二：在A2区域，第一衬底11中形成有贯穿第一衬底11的沟槽(未图示)，沟槽的内表面以及沟槽外围的第一衬底11的背面形成有第一绝缘介质层13，沟槽的底部形成有贯穿第一绝缘介质层13和部分深度的第一器件层111的通孔(未图示)，通孔暴露出部分的第一金属互连结构112，通孔和沟槽的内表面以及沟槽外围的第一绝缘介质层13上依次覆盖有金属材料和第二绝缘介质层14，第一衬底11背面上的金属材料可形成为复杂的金属连线，第二绝缘介质层14中的开口暴露出金属连线的部分表面，以作为第二焊盘16，通过第二焊盘16将第二金属互连结构122引出；

方案三：在A3区域，第一衬底11的背面覆盖有第一绝缘介质层13，第一绝缘介质层13上形成有复杂的金属连线，且第一绝缘介质层13上形成有覆盖金属连线的第二绝缘介质层14，第二绝缘介质层14中的开口暴露出金属连线的部分表面，以作为第三焊盘18；金属连线通过贯穿第一绝缘介质层13和第一衬底11的通孔插塞结构17以及第一器件层111中的导电插塞113实现与第一金属互连结构112的电连接，从而使得第三焊盘18将第二金属互连结构122引出。

上述的三种焊盘结构的方案中，对应的优缺点如下：

方案一：寄生电容较小；但是，仅能在沟槽中形成焊盘(即第一焊盘15)，不能在第一衬底11背面形成金属连线；