[发明专利]一种基于FPGA加速的异构图学习系统

说明书

本发明通过信息技术领域的方法，实现了一种基于FPGA加速的异构图学习系统。由硬件部分和软件部分组成，硬件部分由通用服务器、FPGA板卡、GPU构成，FPGA和GPU连接在通用服务器CPU引出的PCIe接口上，FPGA板卡由FPGA芯片、内存芯片、网络接口、PCIe接口、辅助电路构成；FPGA芯片内部结构进行结构性改进；软件部分由用户态软件，内核驱动和GPU软件构成，所述用户态软件用用户接口，预处理器，运行时引擎三部分，通过预处理器将图数据从硬盘加载到内存中，运行时引擎调度用户接口提供的算法实现算法在硬件上的运行实现整个系统高效在图数据集上运行包括图神经网络在内的算法的功能。

技术领域

本发明涉及信息技术领域，尤其涉及一种基于FPGA加速的异构图学习系统。

背景技术

许多真实世界中的对象可被抽象为图数据，基于图的传统算法被广泛应用于解决社交网络，金融，文本搜索领域的问题。近几年内，人们将人工智能领域的方法和图数据结合发展出图神经网络算法，使图算法能够处理的问题更加多样。

在大规模数据上运行图算法存在的挑战之一是计算效率。现代计算机使用的通用处理器擅长处理有空间局部性的数据，因为这样可以使访问内存的效率最大化。图数据并不能被存储在一块连续的存储器中，这个特性可能使现代处理器上基于空间局部性设计的优化方法失效，导致计算效率降低。除此之外，图神经网络的出现带来新的问题。目前的神经网络算法依赖大量的矩阵运算，而通用处理器不擅长处理这种计算。

发明内容

为此，本发明首先提出一种基于FPGA加速的异构图学习系统，由硬件部分和软件部分组成；

所述硬件部分由通用服务器、FPGA板卡、GPU构成，其中，FPGA和GPU连接在通用服务器CPU引出的PCIe接口上，二者通过一个CPU内部的电路或PCIe Switch芯片相互发送PCIe TLP报文，并在PCIe总线上发送报文直接访问连接在CPU上的内存；所述FPGA板卡由FPGA芯片、内存芯片、网络接口、PCIe接口、辅助电路构成；所述FPGA芯片内部结构进行结构性改进；

所述软件部分由用户态软件，内核驱动和GPU软件构成，所述用户态软件分为用户接口，预处理器，运行时引擎三部分，图数据分为属性数据和结构数据，通过所述预处理器将图数据从硬盘加载到内存中，并把一部分图属性和全部的图结构按照选择逻辑从CPU内存复制到FPGA内存中；通过所述运行时引擎以用户接口暴露的计算能力和为满足计算需求而插入的数据转换的算子为最小单位，调度用户接口提供的算法实现算法在硬件上的运行；所述内核驱动提供用户态软件和硬件交互的能力。

所述结构性改进为：FPGA芯片内部的硬件结构由PCIe接口，网络接口，内存管理，核心硬件构成，PCIe接口处理PCIe数据连接层协议，提供DMA队列并实现通过TLP协议访问CPU内存；PCIe接口实现了P2P功能，即可以通过发送特殊构造的TLP实现和其他PCIe设备的直接通信；网络接口实现数据链路层的介质控制访问协议，网络层的IP协议和部分TCP协议；内存管理实现对外部内存芯片进行读写的控制逻辑；核心硬件部分运行本发明的主要逻辑；所述核心硬件部分设置由用户态软件构造并通过PCIe发送的，包括参数设置，数据加载，数据转换，远程数据发送的Doorbell指令，所述参数设置能够修改FPGA内存管理的相关参数，所述数据加载将驱动FPGA从CPU内存中加载数据到本地主存中，所述数据转换驱动FPGA从本地内存中读取数据并将数据通过PCIe发送到GPU中，所述远程数据发送驱动FPGA从本地内存中读取数据并通过网络接口发送到远程的主机中，FPGA本地内存中的数据存储由用户态软件确定。

所述用户接口包括用户自定义函数和可调用的算子，用户自定义函数分为Scatter,Gather,Aggregator三种类型；所述Gather类型函数作用于图中的一个节点a，输入为a的属性，a的所有边及边的属性，a的所有邻居及邻居的属性；所述Scatter用来更新边和节点的数据；所述Aggregator用于从某个节点的邻边和邻居节点中获取数据。