[发明专利]后栅工艺中伪栅平坦化方法

权利要求书

1.一种后栅工艺中伪栅平坦化方法，其特征在于，包括如下步骤：

步骤一、在半导体衬底表面形成伪栅材料层，进行光刻定义同时定义出伪栅的形成区域以及栅极内沟槽的形成区域，伪栅的长度为沿沟道长度方向上的尺寸，所述伪栅的长度大小包括多个，所述栅极内沟槽设置在长度大于第一设定值的所述伪栅中，所述栅极内沟槽的布局结构为使长度大于第一设定值的各所述伪栅内部各区域的研磨负载均匀以及使各所述伪栅之间的研磨负载均匀；

步骤二、对所述伪栅材料层进行刻蚀同时形成伪栅和栅极内沟槽；

步骤三、在所述栅极内沟槽的侧面形成研磨阻障层；

步骤四、形成第零层层间膜，所述第零层层间膜将所述伪栅之间的间隔区以及所述栅极内沟槽完全填充并延伸到所述伪栅之上；

步骤五、进行化学机械研磨，所述化学机械研磨将将所述伪栅之间的所述第零层层间膜和所述伪栅表面相平以及所述伪栅表面的所述第零层层间膜去除并将所述伪栅表面暴露，通过所述研磨阻障层并结合所述栅极内沟槽的布局实现对各所述伪栅的研磨负载的调节，所述化学机械研磨完成后各所述伪栅的高度均匀。

2.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：所述半导体衬底包括硅衬底。

3.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：所述伪栅材料层的材料包括非晶硅。

4.如权利要求3所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤一中，在形成所述伪栅材料层之前，在所述半导体衬底表面形成有栅介质层。

5.如权利要求4所述的后栅工艺中伪栅平坦化方法，其特征在于：所述半导体衬底上同时集成有低压CMOS、中压CMOS和高压CMOS；

所述低压CMOS、所述中压CMOS和所述高压CMOS的阈值电压依次升高。

6.如权利要求5所述的后栅工艺中伪栅平坦化方法，其特征在于：所述高压CMOS的所述伪栅的长度大于所述第一设定值。

7.如权利要求6所述的后栅工艺中伪栅平坦化方法，其特征在于：在所述中压CMOS的所述伪栅的长度大于所述第一设定值。

8.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤三中所述研磨阻障层的材料包括氮化硅。

9.如权利要求8所述的后栅工艺中伪栅平坦化方法，其特征在于：所述研磨阻障层由形成于所述栅极内沟槽侧面的氮化硅侧墙和接触刻蚀停止层叠加而成；形成步骤包括：

在所述伪栅和所述栅极内沟槽的侧面形成侧墙，所述侧墙包括氮化硅侧墙；

形成接触刻蚀停止层，所述接触刻蚀停止层形成在所述伪栅和所述栅极内沟槽的侧面并延伸到所述伪栅的表面。

10.如权利要求1或6或7所述的后栅工艺中伪栅平坦化方法，其特征在于：所述第一设定值为2微米。

11.如权利要求5所述的后栅工艺中伪栅平坦化方法，其特征在于：所述高压CMOS的栅介质层的厚度大于所述中压CMOS的栅介质层的厚度，所述中压CMOS的栅介质层的厚度大于所述低压CMOS的栅介质层的厚度。

12.如权利要求9所述的后栅工艺中伪栅平坦化方法，其特征在于：所述侧墙形成后以及所述接触刻蚀停止层形成前，还包括：

进行N+源漏注入形成N+掺杂的源区和漏区；

进行P+源漏注入形成P+掺杂的源区和漏区。

13.如权利要求12所述的后栅工艺中伪栅平坦化方法，其特征在于：在进行所述P+源漏注入前，还包括在所述低压CMOS的PMOS的源区和漏区的形成区域中形成嵌入式锗硅外延层的步骤。