[发明专利]半导体结构及其形成方法

说明书

方法包括提供一种结构，该结构具有：从衬底延伸的两个鳍；隔离鳍的底部的隔离结构；位于每个鳍上方的源极/漏极(S/D)部件；平行于鳍纵向定向并且设置在两个鳍之间与隔离结构上方的介电鳍；位于隔离结构、鳍和介电鳍上方的伪栅极堆叠件；以及位于伪栅极堆叠件的侧壁上方的一个或多个介电层。该方法还包括：去除伪栅极堆叠件，以在一个或多个介电层内产生栅极沟槽，其中，介电鳍暴露于栅极沟槽中；修整介电鳍以减小介电鳍的宽度；以及在修整之后，在栅极沟槽中形成高k金属栅极。本发明的实施例还涉及半导体结构及其形成方法。

技术领域

本发明的实施例涉及半导体结构及其形成方法。

背景技术

电子工业对能够同时支持更多数量的日益复杂和精细的功能的更小和更快的电子器件的需求不断增长。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，通过减小IC尺寸(例如，最小的IC部件尺寸)，在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种缩放也增加了IC制造工艺的复杂性。感兴趣的领域之一是在高度集成的IC中如何隔离邻近的金属栅电极以及如何隔离邻近的源极/漏极电极。

发明内容

本发明的实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有：从衬底延伸的两个鳍；隔离所述鳍的底部的隔离结构；位于每个所述鳍上方的源极/漏极(S/D)部件；平行于所述鳍纵向定向并且设置在两个所述鳍之间与所述隔离结构上方的介电鳍；位于所述隔离结构、所述鳍和所述介电鳍上方的伪栅极堆叠件；以及位于所述伪栅极堆叠件的侧壁上方的一个或多个介电层；去除所述伪栅极堆叠件，以在所述一个或多个介电层内产生栅极沟槽，其中，在所述栅极沟槽中暴露所述介电鳍；修整所述介电鳍以减小所述介电鳍的宽度；以及在所述修整之后，在所述栅极沟槽中形成高k金属栅极。

本发明的另一实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有：从衬底延伸的鳍；隔离所述鳍的底部的隔离结构；位于所述鳍上方的源极/漏极(S/D)部件；平行于所述鳍纵向定向、设置在邻近的所述鳍之间和所述隔离结构上方并且隔离所述源极/漏极部件的介电鳍；位于所述隔离结构、所述鳍和所述介电鳍上方的伪栅极堆叠件；以及位于所述伪栅极堆叠件的侧壁上方的一个或多个介电层；使所述伪栅极堆叠件部分地凹进，从而暴露所述介电鳍的部分；形成蚀刻掩模，所述蚀刻掩模覆盖所述介电鳍的第一介电鳍并且暴露所述介电鳍的第二介电鳍；通过所述蚀刻掩模部分地蚀刻所述第二介电鳍，使得所述第二介电鳍的顶面位于所述第一介电鳍的顶面下方；去除所述蚀刻掩模；去除所述伪栅极堆叠件，以在所述一个或多个介电层内产生栅极沟槽，其中，至少所述第一介电鳍暴露于所述栅极沟槽中；修整所述第一介电鳍以减小所述第一介电鳍的宽度；以及在所述修整之后，在所述栅极沟槽中形成高k金属栅极。

本发明的又一实施例提供了一种半导体结构，包括：衬底；隔离结构，位于所述衬底上方；两个源极/漏极(S/D)部件，位于所述隔离结构上方；一个或多个沟道半导体层，横向连接所述两个源极/漏极部件；高k金属栅极，位于所述两个源极/漏极部件之间并且接合所述一个或多个沟道半导体层；以及介电鳍，位于所述隔离结构上方并且邻近所述两个源极/漏极部件和所述高k金属栅极，其中，所述介电鳍的顶面位于所述高k金属栅极的顶面之上，并且邻近所述高k金属栅极的所述介电鳍的第一部分比邻近所述两个源极/漏极部件的所述介电鳍的第二部分窄。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A、图1B和图1C示出了根据本发明的各个方面的形成具有混合介电鳍的半导体器件的方法的流程图。